求助大神！！！FPGA对于DDR3读写，FPGA是virtex6系列配置MIG IP 核时，需要管脚分配1.原理图上dm是直接接地，管脚分配那里该怎么办2.系统时钟之类
2018-03-16 18:45
RASn，CASn等，是IP核自动产生的么？要如何配置条件，给DDR3写入数据并读取DDR3的
2016-01-14 18:15
XILINX MIG(DDR3) IP的AXI接口与APP接口的区别以及优缺点对比
2021-11-24 21:47
请教各位大神，小弟刚学FPGA，现在在用spartan-3E的板子，想用上面的DDR SDRAM进行简单的读写，用MIG生成DDR
2013-06-20 20:43
大家好 我的问题是DDR3校准完成失败。调试结果：dbg_wrcal_err = 1，通过波形，我们可以看到写入模式不匹配。 我的问题是MIG IP Core配置中是否有任何参数可以调整它？或者我
2020-07-23 10:09
亲爱的先生Vivado：v2016.4装置：Artix-7我尝试在Vivado中使用MIG设计DDR3 SODIMM接口。但是，MIG只生成一对ddr_ck。我认为
2020-08-24 06:45
当我们通过IP目录在Vivado中创建一些IP内核时，将使用xdc文件生成一些内核。在这个xdc文件中，它包括时序或物理约束。以DDR3控制器为例，用核心生成xdc文件。它包括时序约束和物理约束
2019-03-26 12:29
工作，再由ip核为我仲裁；仿真没有问题，在quartus13.1上最终固件工作也没有问题；但是升级到quartus18.1后，一模一样的工程，数据从DDR3读出来就
2019-06-19 10:41
我正在使用vivado 2014.3，MIG 7 ddr3 verilog IP，内存时钟400MHz，用户时钟200 MHz，ddr
2020-08-05 13:45
为什么vivado2016调用MIG ip核会收到严重警告呢？这个critical warning会有影响吗，要怎么解决呢？
2021-10-18 09:41
