一张表总结常规DDR3的走线设计
2021-03-03 08:00
大家好，请问：在PADS 2007中，已经对DDR3的数据线，地址线，及控制线做了分组设置， 现在要走线了，发现好难控制
2013-07-03 09:19
多大？6：如果空间不足的情况下，地址跟地址的间距最小可以做多少，数据与数据间距可以做多少？地址可以跟数据走同一层吗？7：以上的等长情况在频率，控制芯片，ddr颗粒不同的情况下，同样适用吗？8：关于ddr3
2015-01-06 15:34
`各位大侠好，小弟最近在走一个DDR3的布线，数据线等长做到了+/-5mil,可地址线和控制线由于空间不够，只能做到+/
2015-06-22 20:59
两旁大容量DDR3，是否有建议参考的型号？ 开发板的DDR3是菊花链拓扑布线吧，能否用2片DDR3，走类似AM3517这样的 T形拓扑？ 一般来说
2018-06-21 11:19
还未接触过DDR4，在LAYOUT颗粒设计中，布局布线上DDR3与DDR4有没有区别？有哪些区别？
2019-03-07 10:11
两片DDR3走fly by拓扑是否一定要8层板？最近要画一个FPGA带DDR3的，800Mhz，想了解一下
2019-03-01 07:35
DDR3的数据线等长是怎么设置长度的
2019-07-17 04:47
HI，我的FPGA是Kintex-7的XC7K410T-2FFG900。我的DDR3是2Gb，由128Mb * 16组成。 DDR3数据速率为1600Mbps，因此我必须在HP BANK中使用VRN
2020-07-21 14:47
Cadence 平板电脑6层板DDR3 PCB layout设计视频教程下载链接链接：http://pan.baidu.com/s/1FJNhO密码：jfa3播放密碼：QQ521122524完整版
2015-07-30 21:34
