DDR 数据组，控制命令组，时钟组，地址组；组内等长控制在多少合适， 数
2019-04-19 03:47
（UG583）“UltraScale架构PCB设计用户指南”的V1.10表示（通常）DDR4接口信号reset_n不需要满足适用于地址/命令/控制组中其他信号的偏移约束。但是，在专门引用
2020-08-27 17:10
请教各位，在实际工程中，DDR地址线分组需要同组同层吗？ 是不是只有数据组才考虑同组同层，地址线分组可以不用同组同层？因为它的传输速率没有数据组的高？
2024-11-19 14:20
在DDR的PCB布线中提到，数据线可以分组等长，各组之间可以不等长，那怎样保证32位数据的时序呢？
2023-04-10 16:49
在DDR的PCB布线中提到，数据线可以分组等长，各组之间可以不等长，那怎样保证32位数据的时序呢？
2023-04-11 17:36
请教各位大神一个问题，我们设备用的是2串4并18650锂电池，请问如何设计硬件电路，任意一组电池反接后供电没有问题，正常安装时，组间存在很大压差时，不会出现组
2022-03-18 15:54
本次设计中CPU的封装为BGA844-SOC-Y，DDR2的封装为FBGA84，DDR2的控制总线采用星形连接，使用的PCB软件为AltiumDesigner10
2019-07-30 06:29
如果我把DDR的数据线的高8位分为一组，低8位分为一组，组内等长，这两组线的长度是不是要一样长？然后我把地址线，控制线，
2019-06-14 05:35
数据可以看出来接收到了第一组数据，但是DDR2将第一组数据存储了4遍，显示的时候就只将这一组数据显示4遍所以我自己认为问题出在将数据存储进
2018-08-10 11:24
如何克服PCB板间多连接器组对齐的挑战？
2021-02-22 06:26
