当今的高速中央处理器（CPU）在提供极高的性能的同时，对于其供电电源的各项指标的要求也达到了前所未有的高度。更高速的CPU需要更低的核心电压，却需要更大的功率，因此供电电
2012-12-28 11:09
相信不少玩机朋友们都尝试过CPU超频，通常所说的超频简单来说就是人为提高CPU的外频或倍频，使之运行频率得到大幅提升，即CPU超频。如今很多高品质的主板上通常都是采用的纯跳线方式进行超频，如部分华硕超频主板就支持一键
2021-03-10 22:16
当PLL参考时钟和PLL反馈时钟的频率和相位相匹配时，PLL则被称为是锁定状态。达到锁定状态所需的时间称为锁定时间，这是PLL设计最关键的参数之一。
2018-03-14 15:17
先用FPGA的外部输入时钟clk将FPGA的输入复位信号rst_n做异步复位、同步释放处理，然后这个复位信号输入PLL，同时将clk也输入PLL。设计的初衷是在PLL输出有效时钟之前，系统的其他部分都保持复位状态。
2020-03-29 17:19
本实验活动介绍锁相环(PLL)。PLL电路有一些重要的应用，例如信号调制/解调（主要是频率和相位调制）、同步、时钟和数据恢复，以及倍频和频率合成。在这项实验中，您将建立一个简单的PLL电路，让您对
2023-07-10 10:22
校准完成后，PLL的反馈操作使VCO锁定于正确的频率。锁定速度取决于非线性周跳行为。PLL总锁定时间包括两个部分：VCO频段校准时间和PLL周跳时间。VCO频段校准时间仅取决于PFD频率；PFD频率越高，锁定时间越短
2018-05-11 15:14
，另一部分通过分频与PLL IC所产生的本振信号作相位比较，为了保持频率不变，就要求相位差不发生改变，如果有相位差的变化，则PLL IC的电压输出端的电压发生变化，去控
2017-12-13 16:26
普通IO可以通过BUFG再连到PLL的时钟输入上,但要修改PLL的设置 input clk的选项中要选择"No Buffer";
2017-02-09 12:54
频率合成器在锁相环 （PLL） 中工作，其中相位/频率检测器 （PFD） 将反馈频率与参考频率的分频版本进行比较（图 1）。PFD的输出电流脉冲经过滤波和积分以产生电压。该电压驱动外部压控振荡器 （VCO） 增加或降
2023-02-03 10:50
PLL（Phase Locked Loop）： 为锁相回路或锁相环，用来统一整合时脉讯号，使高频器件正常工作，如内存的存取资料等。PLL用于振荡器中的反馈技术。 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步。
2017-05-22 09:16
