就比较多了。CMOS输入的阻抗很高，上下拉电阻阻值可以大一些，一般低功耗电路的阻值取得都比较大，但是抗干扰能力相应比较弱
2014-08-21 09:56
电路设计的上拉/下拉电阻阻值应该怎样选？随便弄一个，如4.k、10k的成吗？
2023-10-28 07:37
。 7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。 上拉电阻
2019-06-27 05:55
、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉
2008-05-22 08:46
！ -------上拉是对器件注入电流，下拉是输出电流 -------弱强只是上拉电阻的阻值不同，没有什么严格区分 -------对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限
2018-06-28 06:21
当Vccio=3. 3V时, 对于输入脚, 它兼容TTL, CMOS电平；对输出脚, 它是否也兼容TTL和CMOS电平？对CMOS电平, 是否需要用OpenDrain 加上下拉
2019-09-03 05:55
一、定义： 1、上拉就是将不确定的信号通过一个电阻嵌位在高电平!电阻同时起限流作用!下拉同理 2、上拉是对器件注入电流，下拉是输出电流 3、弱强只是的
2018-10-19 16:30
：一般说法是上拉增大电流，下拉电阻是用来吸收电流。1、当 TTL 电路驱动 CMOS 电路时，如果电路输出的高电平低于 CMOS 电路的最低高电平 （一般为 3.5V）
2021-12-13 06:05
电压是5V，输入口的高低电平门限为0.8V(低于此值为低电平)；2V(高电平门限值)。 选上拉电阻时：500uA x 8.4K= 4.2即选大于8.4K时输出端能下拉至0.8V以下，此为最小阻值
2013-07-21 21:43
电平门限为0.8V(低于此值为低电平)；2V(高电平门限值)。选上拉电阻时：500uA x 8.4K= 4.2即选大于8.4K时输出端能下拉至0.8V以下，此为最小阻值，再小就拉不下来了。如果输出
2012-08-07 15:15
