问：用MaxplusII软件设计完后,用Delay Matrix查看延迟时间.由于内部触发器的时钟信号用了一个输出引脚的信号,譬如将一引脚ClkOut定义为Buffer, Cl
2019-08-19 07:27
你好。如今，我设计了使用Virtex-6的主板。我想知道Virtex-6是否有专用的PLL输出引脚（clkout引脚）。我检查了Virtex-6系列概述Virtex-6 FPGA时钟资源用户指南
2020-06-12 10:05
大家好，谢谢你们的帮助，我正在创建一个硬件FPGA设计，使用FX2LPUSB芯片。我考虑浮动（不连接任何东西）从我的CY7C68013A - 100AXIFX2LP的CKKOUT引脚，因为我只
2019-02-14 15:04
用MaxplusII 软件设计完后, 用Delay Matrix查看延迟时间. 由于内部触发器的时钟信号用了一个输出引脚的信号, 譬如将一引脚ClkOut定义为Buffer,
2019-09-19 02:44
大家好，我最近在使用一款时钟管理芯片——HMC7043，我们希望输入CLKIN为240M，输入RFSYNCIN为625khz,输出同步的7路CLKOUT（240M），与7路连续的SCLKOUT
2018-08-07 07:16
参考CN0267画的电路图，AD5700始终不工作（怀疑是外部晶振的问题），后来换了AD5700-1，使用内部震荡且使能CLKOUT，但是示波器检测，CLKOUT无波形，AD5700-1的TXD引脚
2018-08-20 06:51
; ＃Arduino_22------------------------------我使用了一个通用IO引脚用于ADC_CLKOUT ..并且在映射中，它因上述错误而失败。有人可以帮助我摆脱它。我在互联网
2020-05-20 08:56
AFE4400的30管脚CLKOUT有什么作用，他需要和单片机相连吗？连接到哪？
2024-12-31 08:32
嗨，我在spartan-6中计算PLL_ADV的CLKOUT2的输出频率有问题，我已经附加了它的基础设施文件。我已经在第101页的ug382中读到了有关PLL_ADV的内容，但我不确定我是否正确。你
2019-10-31 07:39
采集卡的转接板上有一个clkout，这是外接时钟输入还是内部时钟输出？
2013-07-03 16:51
