问：用MaxplusII软件设计完后,用Delay Matrix查看延迟时间.由于内部触发器的时钟信号用了一个输出引脚的信号,譬如将一引脚ClkOut定义为Buffer, Cl
2019-08-19 07:27
各位工程师好，C5515的CLKOUT引脚输出时什么呢？是CLKIN还是什么？谢谢
2019-10-23 10:02
你好。如今，我设计了使用Virtex-6的主板。我想知道Virtex-6是否有专用的PLL输出引脚（clkout引脚）。我检查了Virtex-6系列概述Virtex-6 FPGA时钟资源用户指南
2020-06-12 10:05
大家好，谢谢你们的帮助，我正在创建一个硬件FPGA设计，使用FX2LPUSB芯片。我考虑浮动（不连接任何东西）从我的CY7C68013A - 100AXIFX2LP的CKKOUT引脚，因为我只
2019-02-14 15:04
dm81271.目的：使CLKOUT0从DM8127的管脚AE17(gp1_9)输出DEVOSC CLOCK2.方法：修改EVM.c(uboot),在void prcm_init(u32
2019-08-23 12:51
大家好，我最近在使用一款时钟管理芯片——HMC7043，我们希望输入CLKIN为240M，输入RFSYNCIN为625khz,输出同步的7路CLKOUT（240M），与7路连续的SCLKOUT
2018-08-07 07:16
在 Deepsleep 模式下如何关闭 CLKOUT 输出？
2023-10-20 06:43
移到（RC0-毗邻引脚），我会得到PIN管理器中生成的别名，用于PIN分配。问题-我不能用RA6作为GPIO输出吗？如果我可以使用GPIO输出，为什么MCC不生成用于GPIO输出的别名？问候，ToddA
2018-09-11 15:07
AFE4490仿制的参考设计，加电后，测量AFE_CLKOUT有时钟振荡信号输出，但发现AFE_RESETZ引脚也有振荡信号输出，信号幅度1~2V间。 按照规格要求，将AFE_RESETZ与MCU的GPIO端口连接并拉高信号，振荡信号仍存在。 注：仅加电，并未通
2025-01-03 08:02
采集卡的转接板上有一个clkout，这是外接时钟输入还是内部时钟输出？
2013-07-03 16:51
