一.基本原理MOS管本身有Cgs，Cgd，Cds寄生电容，这是由制作工艺决定的。MOS管的开通和关断其实就是对Cgs充放电的过程。开启时通过栅极R1电阻对Cgs充电，充电时间常数=R1*
2023-02-16 13:44
ad9163配置完后，无法完成CGS阶段操作，寄存器0x024的bit3读出来为1，其它位都为0，表示什么意思呢？官方文档中这个寄存器的相关位的说明只有在寄存器明细部分，但看不太明白。是配置不正确
2018-08-01 07:46
把Cgs当做输入管的输入电容，那么差分输入对管的输入电容是看单端的还是计算双端的？
2021-06-24 07:59
读取DAC的寄存器能观察到config108.3 config108.2没有报错，说明DAC的SERDES PLL锁定正常 但配置DAC并复位后，其SYNC管脚一直是低电平，说明CGS阶段没有通过（可能
2024-12-27 06:03
JESD有时钟复位、CGS、ILAS几个同步环节，怎么确定位于哪个环节？ 用示波器采样JESD线上的数据，感觉没有信号输出
2024-12-27 07:17
一直是完成的，CGS过程有时能完成有时不能，4条通道大部分时候都无法同时完成（只有1次是全部完成了，后面的ILA过程和CHECKSUM过程也都完成了） 想请教下会是什么原因导致有可能出现这种情况呢
2023-12-12 07:28
ad9163配置完后，无法完成CGS阶段操作，寄存器0x024的bit3读出来为1，其它位都为0，表示什么意思呢？官方文档中这个寄存器的相关位的说明只有在寄存器明细部分，但看不太明白。是配置不正确
2018-08-01 06:24
的最大额定值。②是在栅极-源极间增加外置电容器，降低阻抗，抑制栅极电位升高的方法。这里需要注意的是CGS也会造成损耗，因而需要适当的电容。③是在栅极-源极间增加米勒钳位用MOSFET的方法。通过在
2018-11-27 16:41
和txdata信号（传输至JESD204_PHY）用ila核看，发现了问题： SYNC信号在不断的拉高拉低，能够看到DAC进入了ILA阶段，然后又会回到CGS阶段，一直重复。我验证了ILA所有参数
2023-12-04 07:14
。在这样的运作特点下电容Cgs的电压在稳定状态时只能够达到Vcc-0.7，因此如果高于Vcc-0.7这个数值的话，就会导致电路上面的三极管工作状态发生变化，BE之间降压不够就会出现截止的现象。同理可得
2020-03-05 15:17
