首先上传一张CAD对象模型图运用 activeX 与CAD进行数据交换，比如读取CAD图元信息，坐标，半径，起点......等实现执行元件的定位....等.。或者向
2016-05-16 20:55
浩辰CAD插件2013用于解释DWG图纸内的浩辰2013版各专业软件自定义对象，支持浩辰CAD和AutoCAD双平台，支持64位操作系统。如果电脑上已经安装了浩辰建筑2013系列专业软件，则不需要安装浩辰
2019-04-19 13:45
好的时序是设计出来的，不是约束出来的时序就是一种关系，这种关系的基本概念有哪些？这种关系需要约束吗？各自的详细情况有哪些？约束的方法有哪些？这些约束可分为几大类？这种关
2018-08-01 16:45
#hello，JS：12浏览器基础：BOM对象和浏览器储存
2019-08-21 12:04
FPGA时序约束，总体来分可以分为3类，输入时序约束，输出时序约束，和寄存器到寄存器路径的约束。其中输入时序约束主要指的
2015-09-05 21:13
与传统的文件存储不同，对象存储将数据存储为单个对象，每个对象具有唯一标识符（Object ID）和元数据（Metadata），并不像传统的文件存储那样存储在一个文件系统的层次结构中。下面是
2023-03-10 14:42
在进行FPGA的设计时，经常会需要在综合、实现的阶段添加约束，以便能够控制综合、实现过程，使设计满足我们需要的运行速度、引脚位置等要求。通常的做法是设计编写约束文件并导入到综合实现工具，在进行
2023-09-21 07:45
文章目录1、时钟约束的概念2、 DC中的时序约束参考文章时间又拖拖拖，随着追寻DFT的进度，DC的进度在经历了.dynopsys_dc.setup后，就停滞不前了，接下来本文就来介绍DC的约束篇目
2021-11-17 06:56
HuaWei Verilog 约束比较齐全的列出了Verilog的约束项
2017-11-03 16:26
本帖最后由 seduce 于 2015-2-3 14:20 编辑 关于约束今天在研究时序约束这一块，于是想着上来和大家分享一下心得，同时和大家交流交流，互相成长，欢迎批评指正。首先说一下
2015-02-03 14:13
