嗨，我将使用axi tpg和axi vdma在zedboard上的ddr3中编写帧数据，但我不知道，如何在vivado 2014.4和我的项目的sdk c应用程序代码中设计vi
2020-04-06 17:25
你好！如果我想使用vivado hls来合成具有axi流接口的代码，是否有必须遵循的标准编码风格？
2020-04-21 10:23
大家好，我正在使用vivado 2014.4制作zc702板，我想使用axi lite ipif ip。首先我不能把它称为IP，因为Vivado找不到它，所以我直接使用vhdl文件到我的项目
2020-04-09 12:23
嗨，我在Vivado 2016.3模块设计中集成了PCIe DMA BAR0 AXI Lite接口和AXI IIC IP。在DMA IP端，它显示S_AXI_Lite端
2020-05-14 09:09
this:Vivado: New Project... New Block DesignThrow down a ZynqAdd an AXI InterconnectZynq Master ->
2018-10-24 15:26
我一直在使用精简版的AXI接口，但我需要使用突发模式来加快传输速度。我不太了解如何更改界面，有人可以告诉我如何在Vivado中更改我的IP以使用突发模式吗？非常感激
2020-04-15 07:21
，我注意到Vivado希望我为XADC AXI4Lite接口分配I / O引脚。它是否正确 ？我正在阅读PG091，我找不到任何建议自己实施XADC AXI4Lite I / O规划的部分。有人可以澄清
2018-11-01 16:07
你好，我正在EDK中使用axi4stream。有人可以帮助我如何使用通过Vivado高级综合（HLS）生成的ap_fifo / axi4stream接口可以在EDK中使用吗？我正在使用Export
2019-02-28 13:47
大家好，我正在使用zedboard创建一个AXI接口应用程序，以突发模式从ARM发送64字节数据到FPGA。为此，我在vivado中创建了一个自定义AXI从站，选择它作为AXI
2020-08-12 10:37
我使用vivado 2014.4使用JTAG到AXI Master进行调试设计。当我运行实现时，系统有错误[Drc 23-20]规则违规（RPBF-2）IO端口驱动逻辑 - 设备端口clk驱动逻辑
2020-05-01 15:01
