ZYNQ AXI RRESP ERR。发生RRESP时会发生什么？如何独立检测这个错误？现在，当rresp发生错误时，axi
2020-05-18 06:29
嗨，我在Vivado 2016.3模块设计中集成了PCIe DMA BAR0 AXI Lite接口和AXI IIC IP。在DMA IP端，它显示S_AXI_Lite端
2020-05-14 09:09
你好，我有一个关于XADC及其AXI4Lite接口输入的问题。我想在Microzed 7020主板上测试XADC，在通过AXI4Lite接口将Zynq PL连接到XADC向导（参见第一个附件）之后
2018-11-01 16:07
我必须通过AXI4-lite接口配置Jesd204b核心，或者我可以简单地将AXI4-lite端口保持未连接状态（强制接地）？Jesd204核心示例top没有提供有关AXI4-Lite端口配置的指导。
2020-05-15 09:30
大家好，我正在使用vivado 2014.4制作zc702板，我想使用axi lite ipif ip。首先我不能把它称为IP，因为Vivado找不到它，所以我直接使用vhdl文件到我的项目
2020-04-09 12:23
嗨，我将通过测试验证这一点，但我对AXI-Lite外设“寄存器写入”如何出现在AXI-Lite总线上有疑问。AXI标准表明数据和地址可以非常相互独立地出现，从灵活性的角度来看这是很好的，但是
2019-04-12 13:45
新年快乐人!!!我一直致力于通过LogiCORE™IP AXI Block RAM（BRAM）控制器向BRAM写入和读取的项目，该接口处于AXI_Lite模式。我的大部分工作都是由LogiCORE
2020-03-25 07:08
Arm AMBA协议集中，LPI 在AMBA4 出现，协议和链路层 与 AXI/AHB 无关 独立的吗？ AHB-lite 可否使用?
2022-09-08 11:35
result [64]）核心有两个端口，一个64个整数/元素的输入数组（合成为ap_memory），输出端口合成为ap_fifo。我使用Axi4Lite / Slave向顶级模块发出指令，以便将生成
2019-02-28 13:47
AXI有哪些性能？AXI的特点是什么？AXI4有哪些工作模式？
2021-06-23 08:13
