一个数据包从一个主机通过以太网传输到另一个主机，这之间数据包会发生怎样的增减？我刚接触以太网看了不少资料感觉很糊涂动不动就是一些专业名词根本难以理解，我想请教一下，谢谢！
2017-08-29 08:32
configuration, the PCI contoller is used to arbitrate between a local bus connected to the FPGAs
2018-09-29 14:48
but I want to make a controller for the SRAM to arbitrate the two. My thought was to have
2019-05-13 13:34
Vivado：2016.4FPGA：xcvu190Hello，我在两个xcvu190平台之间遇到Aurora 64B66B IP（v11.1）的一些问题。使用x4 GTY通道将IP配置为全双工，成帧和100G。下面描述的所有链接都是稳定的，并且这些问题与AXIS用户界面有关。此外，当设计满足时序和使用AXIS ILA时，会观察到所有问题。添加ILA往往会导致时序违规，因为Aurora AXIS接口的时钟频率为400MHz。首先我注意到AXIS“tlast”信号和数据包中的最后一个数据字没有传播到接收伙伴，这是通过启用CRC错误检测意外解决。我用过10G和40G应用程序的Aurora IP已经过去了（XC7VX690T，KU060），我从来没有观察到这种行为。我正在使用一些自定义逻辑进行数据包成帧，但我也在利用Xilinx的AXIS IP进行宽度转换，时钟交叉和数据包模式FIFO。在任何情况下，当启用CRC时，按预期接收AXIS数据包（tlast和最后一个dword）。这是一个已知的问题？我已经使用Vivado 2016.3和2016.4确认了这种行为。我的第二个问题有点复杂，可能与第一个问题有关。我的测试应用程序涉及使用100G Aurora链接从两个平台（A0和A1）向平台B发送AXIS数据包（4x256位，3.4Gb / s）。平台B使用AXIS互连聚合数据包，并将数据包广播回平台A0和A1。当在任一A平台上观察收到的数据包时，我偶尔会注意到一个数据包中的数据字被删除并插入到相邻的数据包中。有时“简化”数据包仅包含带有“tlast”的最后一个数据字，有时它只缺少1个数据字（tlast始终存在）。我没有观察丢失的数据，因此链接层框架或Aurora IP的其他内部功能似乎存在问题。两个Aurora IP都使用相同的参考时钟（322.265625 MHz），我正在设计相对于Aurora用户时钟的时钟交叉。此外，我在整个平台B的设计中探测了AXIS总线，并且所有数据包在进入Aurora AXIS TX端口时似乎都被正确格式化。平台B的数据路径类似于以下内容：Aurora [0] RX- > INTC- > Aurora [0] TX INTC- > AXIS Broadcast- > Aurora [1] RX- > INTC- > Aurora [1] TX任何帮助将不胜感激！谢谢！以上来自于谷歌翻译以下为原文Vivado : 2016.4FPGA: xcvu190Hello,I'm experiencing a few problems with the Aurora 64B66B IP (v11.1) between two xcvu190 platforms. The IP is configured for full-duplex, framing and 100G using x4 GTY lanes. All links described below are stable, and the issues are related to the AXIS user interface. In addition, all issues are observed when the design meets timing and when AXIS ILA are used. Adding ILA(s) tend to cause timing violations, since the Aurora AXIS interface is clocked at 400MHz.At first I noticed that the AXIS "tlast" signal and the last data word in the packet was not propagated to the receiving partner, which was unexpectedly resolved by enabling CRC error detection. I've used the Aurora IP for 10G and 40G applications is the past (XC7VX690T, KU060), and I've never observed this behavior. I am using some custom logic for packet framing, but I'm also leveraging Xilinx's AXIS IP for width conversion, clock crossing and packet-mode FIFOs. In any case, when CRC is enabled AXIS packets (tlast and last dword) are received as expected. Is this a known issue? I've confirmed this behavior using Vivado 2016.3 and 2016.4.My second problem is a bit more complicated and might be related to the first. My test application involves sending AXIS packets (4x256-bit, 3.4Gb/s) from two platforms (A0 & A1) to Platform B using 100G Aurora links. Platform B aggregates the packets using an AXIS interconnect and broadcasts the packets back to Platforms A0 and A1. When observing the received packets on either of the A platforms, I occasionally noticed that data word(s) from one packet are removed and inserted into a neighboring packet. Sometimes the "reduced" packet only contains the last data word with "tlast," and sometimes it's only missing 1 data word (tlast is always present). I'm not observing data lost, so there seems to be a problem with link-layer framing or some other internal function of the Aurora IP. Both Aurora IPs use the same reference clock (322.265625 MHz), and I'm properly handling clock crossing in the design relative to Aurora's user clock. In addition, I've probed the AXIS bus throughout Platform B's design, and all packets seem to be formatted properly as it enters the Aurora AXIS TX port. Platform B's data path resembles the following: Aurora[0] RX ->INTC -> Aurora[0] TXINTC -> AXIS Broadcast ->Aurora[1] RX ->INTC -> Aurora[1] TXAny help would be appreciatedThanks!
2018-09-28 11:29
我不确定这是否应该张贴在其他地方，但是…有人知道任何四元数库或功能面向微控制器如PSoC5吗？如果Creator带一些扩展的数学库用于机器人学或其他3D应用，那就太好了。 以上来自于百度翻译 以下为原文I'm not sure if this should be posted elsewhere but...Does anyone know of any quaternion libraries or functions geared towards microcontrollers like PSOC5? It would be nice if Creator came with some extended math libraries for robotics or other 3D applications.
2019-03-13 10:39
在导入了一些库文件时，他们正在进行更改。代码中有很多预处理器指令，并且不时地（但不是总是），MPLAB突然决定像它们是注释一样开始将它们变灰。语法似乎很好，但任意地。MPLAB对大量代码进行了筛选。例如，有很多这样的片段：在其中的一些中，最后一个“γ-Endif，}”和它后面的大部分代码都是灰色的。PS我想上传一个JPEG截图显示错误，但让人害怕：你没有权限访问“http://www. McCys.com /论坛/上载.ASPX？”在这个服务器上。参考文献18.B4357A5C.14955.222.2D6E61AD。 以上来自于百度翻译 以下为原文 Having imported a number of library files am going through them making changes. There are quite a lot of preprocessor directives in the code and, from time to time (but not always), MPLAB suddenly decides to start greying them out as if they were comments. The syntax seems to be fine but arbitrarily MPLAB greys out chunks of code. For example there are a number of segments like this: in SOME of them the final "#endif, }" and much of the code that follows it is greyed out. static sint8 p_nm_read_block(uint32 u32Addr, uint8 *puBuf, uint16 u16Sz){#ifdef CONF_WINC_USE_UART return nm_uart_read_block(u32Addr,puBuf,u16Sz);#elif defined (CONF_WINC_USE_SPI) return nm_spi_read_block(u32Addr,puBuf,u16Sz);#elif defined (CONF_WINC_USE_I2C) return nm_i2c_read_block(u32Addr,puBuf,u16Sz);#else#error "Plesae define bus usage"#endif} How do I go about sorting this out? ps I wanted to upload a JPEG screenshot showing the errors but get the dreaded: You don't have permission to access "http://www.microchip.com/forums/upload.aspx?" on this server.Reference #18.b4357a5c.1495557222.2d6e61ad
2019-03-20 08:13
由于现有的天线技术固有的缺点（阵列耦合、可重构难度大、射频隐身性能差等）或无法满足新形式下的应用需求（植入式设备、星载应用等），研究人员近年对新型天线展开了系列研究——液体天线、等离子体天线、超材料天线、纳米光线天线、植入式天线、可折叠天线等。1、液体天线液体天线的出现，打破了传统固体天线的概念，其特有的性能和优势，为天线理论和应用开辟了一片新天地。液体天线是指用液体取代固体天线辐射单元所使用的固态材料，构成以液体为辐射单元的天线，与传统的固态天线相比，液体天线可塑性、可重构性强，具有低雷达散射截面，能有效改善电磁耦合特性，在无线通信方面具有很大的潜在应用价值。液体天线，是指用导电液体取代普通天线辐射单元所使用的金属材料所构成的天线。液体天线有使用离子液体作辐射单元的，也有采用液态金属或液晶材料的。相比于传统的金属天线，液体天线能够在不施加压力的状态下变化成各种形状，弯折也不会导致材料疲劳，甚至能在被破坏之后自我修复并且能消除空气缝隙，具有巨大的优势和发展前景。液体的诸多优点为我们提供了天线设计的新思路。液体或是液态金属良好的结构柔韧性为天线制造提供了两大优势突破。（1）天线结构的稳定性。由液体来体现稳定性，听上去好像很不合理，但是当天线能够工作在液体或是液态金属状态下时，我们再也不必担心电影里那些爆炸场景的出现，液态天线将在受到冲击的几秒钟内恢复到原样并继续工作，这一情景将是革命性的。（2）液体给天线的重构提供了极大地便利条件。我们可以通过控制液体的形态来改变天线的结构，从而使天线在不同的频段下都可以工作，非常灵活。这对于小型通讯设备的天线设计中所遇到的空间小、排线复杂等难题提供了解决方法。
2019-06-13 07:51
与并行ATA相比，SATA具有比较大的优势。首先，Serial ATA以连续串行的方式传送数据，可以在较少的位宽下使用较高的工作频率来提高数据传输的带宽。Serial ATA一次只会传送1位数据，这样能减少SATA接口的针脚数目，使连接电缆数目变少，效率也会更高。
2019-09-20 09:12
1.RFID协议一致性测试系统发展现状 近年来，RFID技术得以快速发展，已被广泛应用于工业自动化、商业自动化、交通运输控制管理等众多领域。随着制造成本的下降和标准化的实现，RFID技术的全面推广和普遍应用将是不可逆转的趁势，这也给RFID测试领域带来了巨大的需求和严峻的挑战。负责制订RFID标准的两大主要国际组织ISO和EPCglobal都针对RFID协议一致性测试及其系统设计发布了相关的规范。
2019-06-04 08:17
什么是文本事件抽取？
2021-09-18 06:34
