`Allegro17.4 show element和measure弹窗都是空白，请问是什么问题，已经装了最新补丁。`
2021-03-18 13:39
XCVU080-2FFVB1760的Cadence17.4原理图求助,谢谢！
2025-03-31 20:14
如何利用Cadence17.4实现原理图设计？
2021-09-28 06:03
各位大神，我新下载的candence17.4，对原理图DRC检查后，就不能进行第二次检查了，求教？
2022-09-21 10:31
更新原理图后导入网表后，Allegro莫名其妙将原本组合好的Xnet的差分自动组合成新的Xnet。这些Xnet是没有模型存在的（去掉过模型导入的），现在就是组合成一个Xnet后差分设置不了。按照
2025-07-25 15:15
大神们，我新下载的candence17.4，对原理图DRC检查后，就不能进行第二次检查了，求教？
2022-09-21 10:34
我想知道如何将AD的PCB封装库导入到allegro中，还有AD的原理图的网表如何导入到allegro中，我想知道如何将AD的PCB封装库导入到allegro中，还有A
2016-10-13 17:16
allegro pcb怎么才能知道和原理图是一致的
2019-07-24 05:32
最初的步骤，对原理图进行DRC检查，没问题，然后tools →creat neilist，生成网表。然后在allegro中，import然后选择logic将网表文件进行导入，画一个矩形
2018-05-11 14:50
原理图画出来了，更新PCB图出不来，封装也都设置了啊。
2011-07-04 11:33
