最近刚装了一个labview 的SP7toolkit for LabView by DATA Ahead AG 关于485通讯的软件，谁有激活工具？
2019-12-24 15:35
你好我目前正在开发Zynq系统。我想在开发SDK或Plan Ahead时测量硬件使用（CPU）。任何回复将不胜感激谢谢。以上来自于谷歌翻译以下为原文Hi, thereI am currently
2019-03-18 14:08
定义了区域约束（这是针对每个实例）。请找到附加的UCF文件。3）我们已经实现了整个设计***。生成的Floorplan（使用Plan Ahead分析）似乎保留了层次结构，它确实在UCF中
2020-03-18 10:27
你好，如何使用Xilinx加密我的verilog文件？我知道它可以在midelsim中完成，并且使用altera的加密工具，是否有适合Xilinx的工具？未来，鲍里斯·戈伊奇曼以上来自于谷歌翻译以下
2019-03-08 13:48
)){go_right;}else {go_ahead;}}...}这是小车前面2个寻迹的左右开关检测的扫描实际按if执行时候程序其他部分就工作异常；实际按else if执行时候程序其他部分就工作正常；
2016-02-22 15:22
multiplexer using PSOC6, how should i go ahead with designing a 64:1 analog multiplexer?
2018-09-28 15:42
GTX设计中的两个信号不会路由： GTX0_RXRECCLK_OUT_OBUF GTX0_TXOUTCLK_OUT_OBUF使用FPGA编辑器和Plan Ahead是不成功的，尽管我是这些工具的新手
2020-06-08 09:40
你好，我是FPGA的新手。我的问题是在编写verilog代码并合成之后。我可以在哪里找到一个程序inISE的门级网表。我检查了Plan Ahead。我无法找到。请你帮帮我。通过Nagappan Narayanan
2019-11-11 17:07
嘿，FriendsI在与基本和实时更新项目相协调的示例文件夹中发现了两个Boootloader应用程序。我可以构建这些应用程序，但是我想使用一个应用程序来上传新的十六进制文件。我记得mla中有允许我
2019-06-04 16:34
你好我正在处理导入vhdl文件到EDK项目中的pcores-user_logic。我创建了我的系统并将vhdl输出连接到我的EDK系统。但是当我生成比特流时，我得到的错误就像“无法在库中找到。请确保
2019-03-19 06:11
