用cadence 17.2导入altium designer 中pcb文件时，会超出drawing extents,造成器件的转换丢失，怎么解决啊，并且有部分电源网络的过孔会变成地
2017-08-14 22:24
请教各位大虾：我在网络表导入前，在keepoutlayer中画了个框子，可是当网表导入后，原件全都到框子内部了，这是什么原因啊？不是应该在外面的吗？该如何设置啊？
2012-06-26 22:31
pcb文件转换odd++文件导入hfss时丢失某些焊盘，尤其是有库文件的那种
2017-01-09 23:13
pads碰到一个没有网络的问题，像大家请教一下。 从orCAD导入网表后，项目浏览器里面VCC3V3_SYS网络显示正常。VCC3V3_SYS
2023-06-25 19:24
请问分模块的原理图怎样导入生成网络，是逐个导入吗
2019-08-28 05:35
以后通过规则检查没有问题。发板的时候需要转成PADS9.0的文件。这个时候问题就出现了，导出ASCII文件的过程没有问题，但是，导入到PADS9.0以后就出现问题了，之前铺的铜皮没有了，就连GND网络也丢失了，求大神
2016-02-15 22:36
是这个样子的，我画好SCH图后，检查好封装，生成网络列表后，在PCB中导入网络列表后也没有出错，但是在
2012-10-04 23:40
产生网络表：网络表已经导入了，可在pcb中没有呢，当看[Viewlog]时出现了：这是怎么回事，怎样解决呢？
2022-03-20 13:05
导入网络表时候器件排列乱七八糟的为什么啊求大神们帮帮啊
2013-01-17 22:42
`原理图画好，网络表导入时，生成的PCB图一条线也没有怎么回事~~~生成的网络表是正确的 图形如上面，~~~求原因`
2011-12-31 10:52
