在AD8210的手册第14页中的figure41的电路中，芯片的引脚标号跟figure3引脚标号不符合，这是什么原因
2019-01-17 14:04
modelsim仿真verilog代码 发现结果不符合逻辑代码里面两个信号相与结果出来的信号竟然是不定态这是什么原因？试了好几次都没找到原因代码和仿真结果如下：
2014-05-01 15:19
modelsim仿真verilog代码 发现结果不符合逻辑代码里面两个信号相与结果出来的信号竟然是不定态这是什么原因？试了好几次都没找到原因代码和仿真结果如下：
2014-05-01 15:07
说是宽度规则不允许，这个怎么改啊？是新建一个规则吗这个说是间距不符合规则
2019-09-03 05:35
在ad9PCB画图中为什么会出现这个符号
2019-10-15 14:11
以下是我设计的一个单电源同相放大器，放大倍数为：25倍，但是带宽只有 8KHZ， 跟数据表给出的参考 带宽不符合，请问大神有什么解决的办法。附件111.PNG45.0 KB
2018-08-02 08:11
Altium Designer 9，BGA扇出的时候，外面一圈焊盘出去的线不符合规则设置，我是对ROOM里的线宽设置的是6mil，外面的线是10mil，扇出时BGA外面一圈的焊盘引出的线是10mil，不知道是怎么回事
2015-01-07 15:56
蜂鸟e203的system文件修改后出现时序不符合要求的问题，但是仿真和上板能正常跑通。 有没有大佬知道什么问题，错误如下图所示。
2023-08-11 09:26
比如电源走线线宽要加粗（例如20~30mil，第一优先），信号线一般宽度（例如10mli），但有些IC引脚很细，例如8mil左右。这如果选择8mil线宽走线会警报提示不符合10mil宽度，想问下这个怎么设置？
2019-04-12 04:58
在生成IP内核时，设定的pll输入时钟是20MHz,但是生成的例化模块的.v文件里，注明的输入时钟频率是50MHz，这个为什么会出现不符合的情况呢？应该以哪个为标准？跪求大神指点（见下图）我用的是Altera Cyclone 4的EP4CE115F29C7开发板
2019-04-22 13:14
