用FPGA配置AD9467寄存器，能够从寄存器中读出AD9467的相应寄存器的默认值，但写不进去，为什么？既然能读出来，是不是说明我的时序没有问题？
2018-09-26 14:22
目前测试情况为用AD9467采样，中频为10Mhz（13dbm），采样时钟为200Mhz，此时的snr约为70dbc，而当中频为250Mhz的时候，SNR约为53dbc，配置都是默认值，请问是什么原因呢？
2023-12-07 06:44
各位大牛，请教一下。我现在用AD9467-250，采样时钟用AD9517-3出的200MHz，采集70M、0dBm单音信号。频谱上出现较多的杂散。ADC前端电路按照AD9467手册推荐的设计。ADC
2019-01-25 08:21
我已经看过AD9467的评估板在ZEDboard和KC705的引脚约束为"LVDS_25",对应FPGA的BANK VCCO供电2.5V，但是现在我的项目中FPGA BANK 的VCCO供电是1.8V，我对其做引脚约束为"LDVS"可行吗？
2018-08-06 07:38
各位大牛，请教一下。我现在用AD9467-250，采样时钟用AD9517-3出的200MHz，采集70M、0dBm单音信号。频谱上出现较多的杂散。ADC前端电路按照AD9467手册推荐的设计。ADC
2023-12-08 06:52
为什么不同的DAC的输出阻抗会差别这么大？例如，AD5542的输出阻抗约为62.5Kohm，而AD5360的输出阻抗约为0.2ohm？ 不同的输出阻抗，在后面进行运放缓
2023-12-11 06:52
AD9467评估板和HSC_ADC_EVALC评估板测试中，发现上位机和实际波形的频率幅值相差很大，各位这是怎么回事啊。大家帮帮忙，看看这是怎么回事。
2018-10-09 15:48
我已经看过AD9467的评估板在ZEDboard和KC705的引脚约束为\"LVDS_25\",对应FPGA的BANK VCCO供电2.5V，但是现在我的项目中FPGA BANK 的VCCO供电是1.8V，我对其做引脚约束为\"LDVS\"可行吗？
2023-12-11 06:36
如何使用闭环输出阻抗来稳定带阻性或感性开环输出阻抗的运算放大器带电阻性开环输出阻抗的运算放大器解析带感性开环输出阻抗的运算放大器解析
2021-03-10 06:07
关于AD9467的使用中，输入信号的频率为450MHz，采样频率为120MHz 请问，寄存器36和107中的buffer current应该设置为多少能够达到最佳性能。 手册中只是写了大于250M时设置为210%，而这两个寄存器上限均为520%
2023-12-06 07:00
