各位大牛，请教一下。我现在用AD9467-250，采样时钟用AD9517-3出的200MHz，采集70M、0dBm单音信号。频谱上出现较多的杂散。ADC前端电路按照AD9467手册推荐的设计。ADC
2019-01-25 08:21
关于AD9467的使用中，输入信号的频率为450MHz，采样频率为120MHz 请问，寄存器36和107中的buffer current应该设置为多少能够达到最佳性能。 手册
2023-12-06 07:00
用FPGA配置AD9467寄存器，能够从寄存器中读出AD9467的相应寄存器的默认值，但写不进去，为什么？既然能读出来，是不是说明我的时序没有问题？
2018-09-26 14:22
各位大牛，请教一下。我现在用AD9467-250，采样时钟用AD9517-3出的200MHz，采集70M、0dBm单音信号。频谱上出现较多的杂散。ADC前端电路按照AD9467手册推荐的设计。ADC
2023-12-08 06:52
目前测试情况为用AD9467采样，中频为10Mhz（13dbm），采样时钟为200Mhz，此时的snr约为70dbc，而当中频为250Mhz的时候，SNR约为53dbc，配置都是默认值，请问是什么原因呢？
2023-12-07 06:44
atmega64中文手册
2015-09-12 11:49
AD9467评估板和HSC_ADC_EVALC评估板测试中，发现上位机和实际波形的频率幅值相差很大，各位这是怎么回事啊。 大家帮帮忙，看看这是怎么回事。
2023-12-20 06:56
AD9467评估板和HSC_ADC_EVALC评估板测试中，发现上位机和实际波形的频率幅值相差很大，各位这是怎么回事啊。大家帮帮忙，看看这是怎么回事。
2018-10-09 15:48
我已经看过AD9467的评估板在ZEDboard和KC705的引脚约束为"LVDS_25",对应FPGA的BANK VCCO供电2.5V，但是现在我的项目中FPGA BANK 的VCCO供电是1.8V，我对其做引脚约束为"LDVS"可行吗？
2018-08-06 07:38
您好！ 一般而言，差分时钟的终端匹配电阻（一般是100欧）是放在交流耦合电容之后，但是我看AD9467芯片手册的上的应用图上确实是，把100欧端接匹配电阻放在交流耦合电容之前，请问这个是为什么，放在交流耦合电容之后不行吗，请问这个从理论上有详细的分析和介绍吗，谢
2023-12-04 06:51
