如何手动缩短PLL锁定时间？你知道吗？利用手动频段选择，锁定时间可从典型值4.5 ms 缩短到典型值360 μs。本文以高度集成的解调器和频率合成器ADRF6820 为例，告诉大家如何手动选择频段以缩短
2019-07-31 07:54
1，AD9361芯片有没有上电时序要求，如果有是怎么样的，哪里可以找到相关说明？2 ，如何知道AD9361状态转换时间？比如：在TDD模式下，芯片IDLE->RX，RX->TX
2018-10-09 16:06
请问在对AD9361进行改变本振控制的时候，从AD9361接收到命令到本振稳定下来需要的时间是多少，在数据手册上没找到。
2018-10-25 09:27
你知道测量PLL锁定时间的方法有哪几种吗？
2021-05-10 07:11
最近调AD9361芯片，同样的配置，txpll锁定了，RXpll锁定不了，一直查不出原因，有没有遇见过类似问题的同伴，讨论一下
2018-12-11 10:02
AD9361提供了Fast Attack AGC模式，但是用默认的参数，无法在收到一帧信号后的4us内把增益锁定住。 因为WiFi信号是以帧为单位突发传输的，因此我需要在AD9361接收到WiFi帧
2018-09-03 14:49
最近配置AD9361的RFPLL,一直锁定不了；参考频率是:38.4MHz，电平值为700mV,想6得到的频率为700MHz左右，请给出参考配置，谢谢！！
2018-10-19 09:41
我在用zedboard和FMCOMMS3进行ad9361的开发，使用官方提供的基于ARM的程序没有问题。现在我想用纯verilog hdl（没有用ARM）通过SPI对ad9361的寄存器进行了配置
2018-09-25 14:19
现在希望用FPGA通过SPI口控制VCO的频率控制字，改变接收模块或者发射模块的LO，现在想知道AD9361收到频率控制字后，多久能变频，时间是多少？，比如xxus，xxms？
2018-12-26 09:45
请问一下，使用AD9361的fastlock模式，怎么判定、测试信号稳定的时间？常规模式下，可以检测247[D1]进行检测，但使用fastlock模式，调用profile实现调频，我检测247[D1]始终为1，所以请问在fastlock模式下，我该如何判定信号已经
2018-08-22 10:24
