AD-FMCOMMS2-EBZ，评估板是一款高速模拟模块，旨在展示AD9361，这是一款高性能，高度集成的RF收发器，适用于RF应用，如3G和4G基站和测试设备应用，以及软件定义的无线电。其可编程性
2019-07-04 14:15
`分享一个文档，来自ADI中文技术论坛，是ADI工程师内部整理的，需要的自取哈https://ezchina.analog.com/thread/15118`
2017-01-19 22:56
2021-07-26 07:47
本章节介绍了 Cyclone® IV 器件系列中具有高级特性的层次时钟网络与锁相环 (PLL)，包括了实时重配置 PLL 计数器时钟频率和相移功能的详尽说明，这些功能使您能够扫描
2017-11-14 10:09
，所以fmax=f／2。 2 PLL的结构及工作原理 设计中通常采用数字锁相频率合成法，其基本结构由参考时钟fr、VCO(压控振荡器)、程序分频器(÷N)、PD(鉴相器)、LPF等组成。见图3
2011-07-16 09:09
的AD9361综合射频捷变收发器与Xilinx Zynq-7020可编程系统级芯片相结合，提供频段70MHz到6GHz范围内的2×2MIMO传输路径。在软件上，UN采用DPS HIL(Dingwave
2016-07-05 13:40
各位大神：是这样，我是做ADI AD9361BBCZ芯片销售的，一个准客户问我 ：用xilinx的zedboard给他的寄存器配置，然后用将得到的数据用zynq来处理用zynq的arm给他配置，FPGA处理数据，我有那个API的程序，但是不知道杂用非常感谢这个平台，欢迎大家跟帖指导，谢谢！
2017-09-01 12:10
最近使用pll模块产生一些FPGA内部时钟，发现错误一大堆，费了好半天终于弄明白了。1.综合时的错误ERROR:Xst:2035 - Porthas illegal connections.
2015-03-12 19:28
PLL锁相环，可以对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频和分频，相位偏移和可编程占空比的功能。内容：配置一个100MHz的时钟，一个25MHz的时钟和一个50MHz的相位偏移180
2020-01-13 18:13
RCU学习笔记Chapter 1 时钟1.1 名词解释PLL:PLL(Phase Locked Loop)： 为锁相回路或锁相环，用来统一整合时钟信号，使高频器件正常工作，如内存的存取资料等。PLL
2022-01-26 07:17
