1.将需要做等长的线组成一个类：在Design-Classes中，右键Net Classes弹出菜单中，选择Add Class，为新New Class命名（Rename Class），加入需要
2018-05-22 10:45
Bus/总线布线时如何做到等长 Bus走线模式是在13.6版本中可以实现的模式，现在14.x以及15.0都已
2009-09-28 12:45
在进行比较ad16和ad17版本的稳定性之前，我们首先需要了解它们分别是什么。ad16和ad17是一种用于工业自动化领域的控制系统平台一个升级的版本。它们由不同的供应商和开发团队开发，并提供给用户
2023-12-15 15:34
等长走线的目的就是为了尽可能的减少所有相关信号在 PCB 上的传输延迟的差异。至于 USB/SATA/PCIE 等串行信号，并没有上述并行总线的时钟概念，其时钟是隐含在串行数据中的。数据发送方将时钟
2019-04-26 15:27
tools/equalize net lengths这个命令就是在protel中手动布等长线的工具,这个就是让不同的网络布线等长.最后可以在REPORT中报
2010-06-21 14:50
有了单线的自动等长，那就肯定不会放过板上随处可见的差分了，看大招——Auto-interactive Phase Tune。现在板子的速率越来越高，板上的差分线也就跟着越来越多，对内等长的工作量自然就加大了。但是自从有了绕线新功能，就再也不担心绕
2018-10-19 15:33
上述并行总线等长布线的概念。但因为这些串行信号都采用差分信号，为了保证差分信号的信号质量，对差分信号对的布线一般会要求等长且按总线规范的要求进行阻抗匹配的控制。
2018-11-29 15:34
分线，千兆模式下是4对差分线。在部分PHY芯片的Datasheet或者应用手册中会给出MII/RMM/GMII/RGMII接口，MDI接口的等长规则，但是很少有厂家提到以太网变压器与RJ45之间的差分对等长规则。
2019-05-26 09:38
经常画高速板的同学都知道，10个高速板有9个要绕等长，而且内存出现的频率尤其频繁，整的现在画板子不绕两下都有点不习惯。好在上期给大家介绍了几种快的不能再快的绕等长的方法，用allegro绕等长还是非常任性的。看看下图
2018-11-11 10:55
在 PCB 设计中，等长走线主要是针对一些高速的并行总线来讲的。由于这类并行总线往往有多根数据信号基于同一个时钟采样，每个时钟周期可能要采样两次（DDR SDRAM）甚至 4 次，而随着芯片运行
2020-11-22 11:54
