一、引言随着电路设计高速高密的发展趋势，QFN封装已经有0.5mm pitch甚至更小pitch的应用。由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出
2019-07-30 08:03
随着电路设计高速高密的发展趋势，QFN封装已经有0.5mm pitch甚至更小pitch的应用。由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出。对于
2021-03-01 11:45
今天画PCB时，修改了一个原理图然后导出PCB，但是放置元件时发现元件不像以前能丝印近乎重叠，设计最小间距为10mil，在两个元件外框丝印为10mil就会报错，正常应该
2019-09-09 01:59
各位大侠，今天遇到一个很奇怪的PCB，UL要求在L 与 N 之间打2KV的高压，现在L 与N 之间的最小间距是2MM， 但结果是，有的PCB板子可以打过，有的却打不过。 理论上讲，2MM的
2014-11-05 22:06
本人想画一个32最小系统图，原理图画好，生成PCB后，引脚变绿了，如图，修改规则组焊层间距为0也还是不行，该怎么设置才行
2019-07-12 00:23
一、引言随着电路设计高速高密的发展趋势，QFN封装已经有0.5mm pitch甚至更小pitch的应用。由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出
2018-09-11 11:50
最小间距设到0也不行，还是这种提示
2017-07-25 23:01
差分对线距规则设置为6mil，是不是因为在clearance中设置最小间隔为10mil就会报错，该怎么解决？一般的差分对线宽，间距都设置多少基本满足一般需求？
2019-05-21 05:35
在setup—constraints—spacing—all layers，shape中改了间距大小，但是实际在pcb中间距确没有变大，反而在pcb中看不出
2015-08-19 16:50
PCB安全间距是如何设计的?
2019-08-20 16:31
