一个pcb设计完后，如果客户更新了网表，有一些封装更换了，比如0603换成0402，这种不知道那些封装改了，怎么才能快速的检查出哪些封装改动过。
2015-05-06 09:17
请教各位 我的差分对模型不对 我主要原理图中调整了管脚位置 请问这种情况怎么更新到PCB呢？我导入网表这个就是不变我的差分对模型不对 我主要原理图中调整了管脚位置 请问这种情况怎么
2015-01-29 14:35
请问版主：POWERLOGIC如何从原理图更新PCB？在画PCB过程中，发现原理图有的地方错了，如果重新导入网络表，那前期工作就白费了，又要重新做，能不能从原理图
2008-11-04 22:19
我工程里面的三张原理图和一张PCB已经布好，现要求微调，比如将3.3V电源再通过一个新的电容到地，原理图改好后，更新到PCB就报错了，删除网络
2018-05-17 12:31
用AD16和AD15都会出现在生成网络表那项，没得protel这项。不知道如果生成网络，PCB板界面如果更新原理图？求大神赐教。。。
2016-07-26 08:06
，然后“文件”下“更新”即可完成！接下来就是生成网络表，使用同步器生成PCB。大功告成！但是，小弟在更新图表时，出现悲催对话框，请高人指点~~~~3Q！如图：
2012-10-31 16:10
实时钻头表有哪些特征？在PCB设计中怎样去放置实时钻表？
2021-07-22 09:27
本帖最后由 菜鸟级别 于 2015-9-7 22:04 编辑 AD生成OrCad/PCB2网表，第一次导入allgero没问题，但是更新原理图（有添加元件）重新生成网表
2015-09-07 21:31
在bootloader更新时pcb板子为什么会重启？是什么原因呢？如何去解决这个问题？
2021-09-02 07:19
allegro pcb desiger 导入网表文件出现这个问题，放置元件cannot load symbol'封装名'库的路径设置没问题。
2017-01-09 22:10
