Vivado下怎么查看各子模块的资源占用？
2021-01-26 06:08
怎样让顶层模块调用子模块里面的数据
2023-10-16 08:36
请教前端各位大佬，一般情况下大家都会把相关的模块都设计成同一个时钟。比如一个顶层模块是一个 master clock，其底下有十个子模块，每个子模块都有一个 gener
2021-06-23 14:28
多个子模块，如何让其中一个子模块包含一部分子模块
2023-10-16 06:12
在使用ise时，子模块之间本应存在信号连接的，但是有些子模块之间却出现输出或者输入和其他的子模块不连接的情况，请问这是为什么呢？如下图，本来xiepo的输出w_out应该连接到pi_w
2023-05-31 17:16
有人知道怎样使用FPGA的ID号实现子模块的加密？
2012-04-18 10:40
vhdl顶层模块可以调用子模块内部定义的信号吗?怎么调用。。。。。verilog可以的，这样可以方便调试。。。。。
2013-08-08 11:27
亲爱的：在组件设计中，我可以使用层次结构的VeliLogic吗？如何将子模块文件添加到组件中？
2019-11-06 06:53
写的一个工程，顶层模块下面有几子小模块，请问怎样能够单独针对子模块进行仿真？生成的Testbench文件貌似都是针对顶层模块
2014-02-22 13:08
嗨，我用CIP向导创建了一个AXI4 Lite salve外设，其中包括一个复杂的Verilog模块（带有一些子模块）。现在我不知道如何为内部子模块添加约束。我有一些单独的UCF文件，用于
2018-10-16 13:27
