HI，我正在研究NetFPGA（XC7K325TFFG676）。我正在使用三模式以太网MAC和MIG（QDR控制器）IP内核。在实现时，我收到以下错误：[放置30-110]以下IOB使用数字控制阻抗
2020-08-06 07:01
我在绘制原理图时，放置FPGA芯片后显示的引脚个数和参考手册上面显示的个数差别很大。我想是不是隐藏了其他引脚。不知道什么原因，特来提问，希望找到答案。
2019-03-07 17:40
ad9出现放置元器件错误明明改了引脚的放置时候出现两个元器件重影
2017-04-25 18:08
我在CZ7020-484引脚FPGA上出现了时钟放置错误。我们在引脚V4，V5上放置了一个bufgds（差分时钟输入）通过BUFIO时钟缓冲器。Vivado抱怨错误消息
2020-05-21 14:06
今天打开了原子给的原理图库看到了一些不懂的问题，如下：为什么原理图的引脚名字会被覆盖，但是在整体拖动的时候，引脚名字又会出现，还有就是为什么原子哥的引脚比我自己放置的
2019-06-24 03:37
请问下pads logic原理图中如何空置的引脚如何处理，需要放置什么标号吗？
2014-12-26 17:32
，启动了一个项目等，但是引脚放置时比特流生成失败（即，我没有定义任何内容）。 我所拥有的只是一段VHDL，我想要运行，驱动时钟，并查看输出（以类似于ChipScope提供的方式）。 有人可以帮忙吗？ - 我在哪里可以找到该板的
2019-09-19 13:36
如题，比如我画个8引脚的芯片，然后再画个芯片的时候放置引脚，序号就是从9开始了，怎么让它从1开始？？？
2019-06-18 04:38
嗨，在我的设计中将Clock引脚连接到BUFG时出现以下错误器件为xc7a200tffg1156，引脚编号为P29，是时钟引脚。解决这个问题应该有什么限制？[放置30-
2020-08-04 06:38
明显的 Vdd 线。当然，我还没有完成放置所有大写字母和跟踪 Vdds 到引脚的工作。我首先需要知道这种原则是否行得通
2023-02-08 09:02
