嗨，我必须在现有的XilinX IP（MIG）中添加一个新的verilog文件。我取消选中了IP属性中的“IS MANAGED”选项，并在顶部实例化了新模块。但是，新的
2020-04-21 06:38
HI， 我正在尝试使用浮点IP在Zedboard上生成一个系统（SoC）（使用VIVADO 2016.4）。由于这个IP具有分层接口，我使用AXI DMA将此ip添加到
2020-05-26 14:04
XILINX ISE 14.7，我想建立一个工程，里面要调用之前别人的包含SRAM IP核的模块，需要使用.v和.ngc文件，可是不知道那个.ngc文件该怎么使用，是copy到自己工程目录然后在工程里面添加进去吗？为
2015-04-18 14:21
你好，我正在使用带有gps传感器的zync板，它使用UART协议。当我在xilinx edk中添加Uartlite ip核心时，我无法打印任何内容。不知道问题是什么，但我已正确配置核心，只是当我
2019-02-20 11:06
。 9、再次打开ModelSim，即可以看到Xilinx的库已经默认出现在了库列表里。以后仿真Xilinx的IP核时，就不用每次都添加库了。
2024-07-03 18:16
除了在Xilinx官网上在哪里能下载到Xilinx IP Core 及license？ 如FFTFIRCORDIC核等！
2013-06-20 23:51
使用active_hdl 12.0 仿真xilinx IP。按照文档，在vivado中编译好了用于active_hdl 12.0的IP库，并在active_hdl软件中完成添加
2022-09-25 22:46
有找到关于添加IP的文章A simple BBP for RF Transceivers [Analog Devices Wiki] 我想直接使用Xilinx的IP核，
2018-08-13 08:03
最近收集了一些 xilinx FIFO IP的资料整理了一下拿出来大家分享分享。
2013-05-11 08:36
你好我是Xilinx FPGA板的初学者。我有一个带有Artix-7的Nexys 4，我想实现MICROBLAZE Softcore并添加它的伺服电机IP并且我被阻止了。我必须使用这种配置的ISE设计套件或Vivad
2020-07-19 18:17
