上一篇写了基于Xilinx FPGA的通用信号发生器的案例，反响比较好，很多朋友和我探讨相关的技术，其中就涉及到信号的采集，为了使该文更有血有肉，我在写一篇基于Xilinx FPGA的
2017-02-11 03:11
集赛灵思多年投资和35年架构之大成，基于7nm工艺，多核异构且能灵活改变，面向所有开发者和各种应用的Versal 宣布发货了！
2019-07-31 17:06
Versal 包含了 Cortex-A72 处理器和 Cortex-R5 处理器，PL 端可编程逻辑部分，PMC 平台管理控制器，AI Engine 等模块，与以往的 ZYNQ 7000 和 MPSoC 不同，Versal 内部是通过 NoC 片上网络进行互联。
2024-03-06 18:12
Xilinx Block Memory Generator(BMG)是一个先进的内存构造器，它使用Xilinx fpga中的嵌入式块RAM资源生成面积和 性能优化的内存。
2023-11-14 17:49
Xilinx-vivado的网表形式有edf和dcp两个方式，两个方式各有不同。对于仿真来说，两者均需转换为verilog的形式进行仿真，只是使用的命令不同。
2022-12-20 10:06
本篇博文涵盖了有关使用 PetaLinux 命令行来对 Versal Adaptive SoC 的 PetaLinux BSP 运行 QEMU 的信息，并演示了 QEMU 支持的部分网络选项。
2023-04-20 10:40
Versal HBM 栈可通过内部 HSM0 参考时钟来进行时钟设置，此参考时钟是由 CIPS 或外部时钟源生成的。
2023-06-05 09:41
本篇博文侧重于提供 Versal GTY 仿真示例、演示 GTY 如何解复位以及如何执行速率变更。
2022-11-23 10:02
Versal 系列的 DMA axi bridge 模式可以在 PL 的 QDMA IP 或者在 CPM（The integrated block for PCIe Rev. 4.0
2023-05-10 09:47
JESD204B协议是目前高速AD，DA通用的协议。对于基带使用FPGA用户来说，Xilinx品牌的FPGA使用更为常见。Xilinx提供了JESD204的IP core，设计起来比较方便。
2018-07-04 10:12
