亲爱的朋友们，作为一个业余爱好者，我想问一个关于通过板载USB端口连接我的CoolRunner-II CPLD入门套件的问题。是否可以使用板载USB设备对CPLD进行编程，然后将其作为已实现应用程序的通信接口进行优化？如果有可能，我应该怎么做？ :)或者我需要实现
2019-08-20 10:48
你好。我试图了解Xilinx参考设计（XAPP391：使用CoolRunner-II CPLD设计16b / 20b编码器/解码器））。当执行功能模拟（包括在下载文件中）时，解码器的错误检测信号在
2018-09-28 11:18
我正在设计包含CoolRunner II XC2C64A-7VQG100I和Spartan 6 XC6SLX45-2CSG324C的硬件。我正在设计能够为配置存储器添加内存模块的电路板。这样做我选择
2019-07-02 11:04
XC2C32A CoolRunner-II CPLD 的一般IO 輸出電流是多少呀，採用了RC濾波，如果發現IO輸出控制端延遲了，但電容不能減小，EMI會不過，那電阻能縮小到什麽程度呢，求有相應中文資料或大神解釋相關應用
2013-11-04 14:31
大家好，我读到，按顺序启动CPLD和FPGA是一种很好的做法。首先是VccInt，然后是VCCIO和VCCAUX，我的问题是关于这个测序所需的延迟？是20-80我们够吗？关于功率的增加，我读到它应该在0.2-4毫秒之间。如果它的速度更快0.2毫秒怎么办？提前致谢P以上来自于谷歌翻译以下为原文Hi All,I read that its a good practice to power up the CPLD and FPGAs in a sequence. VccInt first and then VCCIO and VCCAUX, my question is about the required delay for this squencing ? is 20-80 us enough? Also about the ramping the power, I read that it should be between 0.2-4 ms. what if its faster the 0.2 millisecond.Thanks in advanceP
2019-03-08 07:44
我正在使用的開發板型號; Spartan6XC6SLX25T-2CSG324遇到的問題:我將2個模塊組合一起,資源就爆了,主模塊資源使用：LUT:9367MUXCYs:
2017-01-11 10:35
想請教各位目前使用的是DAC8563模塊我用timer中斷想打出一個1khz的sine波，但是出來只有819Hz左右(打1.5khz sine波只有1.056khz)，請問這是因為SPI寫入造成延遲，才會讓timer不準嗎?還是有其他原因?arr=225,psc=
2022-03-05 17:41
我手上有一塊NUCLEO-F446RE 板，我看很多例子都是在用STM32的LIBRARY來編程，很多例子都提及GPIO接口。我查了一下GPIO是通用的輸入輸出接口。請問這個接
2018-10-24 16:54
开始，因为我阅读比VHDL更容易）和设计CPLD。我的雇主从事嵌入式设计业务，其设计主要基于PLD。我购买了CoolRunner II套件并下载了Xilinx ISE软件套件。关于Verilog的好书
2019-01-11 10:55
尋找一塊開發版不想增加太多開發時間所以想買現成的模組我的需求有1.有聯網功能（有無作業系統都可以）2.能接收CCD攝影機的YUV資料3.能有硬體的H.264壓縮則更好具體而言要做的能透過CCD攝影機進行網路直播的功能因為要與FPGA共用同一個攝影機所以才會有這樣的
2017-01-07 18:01
