HI，我正在使用Vivado 2014.2和SDK 2014.2进行部分重新配置的项目。我想使用AXIHWICAP IP执行部分重新配置，我必须生成部分位文件。但是Vivado
2020-05-19 08:51
我从Xilinx Vivado 2015.2生成了一个FIFOIP。但我无法在Xilinx ISE 14.7中看到合成设计所需的.NGC文件。如何生成设计的.NGC
2020-04-24 09:40
嗨，Vivado是否支持svf文件生成？我正在使用Impact不再支持的设备。我需要将.bit文件转换为.svf。这曾经非常简单。但是在
2020-06-01 13:21
你好，要从其处理系统配置Zynq的可编程逻辑，需要一个.bin文件。在ISE中，可以使用promgen工具从.bit文件生成此.bin文件。
2020-03-16 07:43
programming fails, configure device for JTAG boot mode and try again.已经在开发板上把模式切到QSPI状态，为了使生成的mcs文件
2017-09-24 21:58
教程分两部分，第一部分介绍硬件FPGA程序固化，第二部分介绍嵌入式软件程序的固化。 1、 硬件FPGA程序固化： 在生成比特流文
2016-12-27 20:22
在vivado生成ip核后缺少一大片文件，之前是可以用的，中途卸载过Modelsim，用vivado打开过ISE工程，因为工程中很多IP核不能用所以在重新
2023-04-24 23:42
嗨，我在Vivado上创建了一个硬件平台，生成比特流并在SDR上实现（由ZYNQ SoC组成）。现在我想使用Vivado生成的HDL
2020-05-07 09:44
Please make sure that the properconfiguration memory part is selected。由于程序是spix1，因此需要添加约束。把bin生成mcs文件
2017-09-03 20:41
回到ISE， 我们可以做的一件事是路由设计，然后为设计生成约束文件，过去对这些较小的部件有用，看看工具如何连接引脚，给出了一个起点，我怎么在Vivado做这个？在vhdl / ip块中输入设计，模拟
2018-10-22 11:19
