Verilog HDL那些事儿建模篇：在众多的Verilog
2020-04-20 15:45
2014-03-07 09:02
2015-05-27 09:10
`黑金动力Verilog HDL建模与实验演示`
2021-03-29 14:54
这就是初学 Verilog HDL + FPGA 的心声。 在众多的 Verilog HDL 参考书，隐隐约约会会出现这样的一个“
2015-01-14 17:48
“粗糙的形状”，如果没有这个“粗糙的形状”模块的设计根本无法完成。笔者在《Verilog HDL 那些事儿- 建模篇》的
2019-12-31 15:55
`黑金动力Verilog HDL时序篇，设计步骤与时钟，综合仿真。`
2021-03-29 14:57
什么是Verilog HDL？ Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统
2009-01-18 14:53
本章描述Verilog HDL中的第三种建模方式，即行为建模方式。为充分使用Verilog
2016-04-25 16:09
学习 Verilog HDL 和 FPGA 之间，始终会出现一组群体，他们都是徘徊在学习的边缘。在他们的心中一直回响着这样的一个问题：“我在学什么，为什么不管我怎么学，我都没有实感 。。。 ” 没错这就是初学 Verilo
2019-12-31 15:55
