有点基础看过几遍夏宇闻的verilog，暑期想报个FPGA的培训班，求推荐！！
2015-07-02 15:15
我买了夏宇闻老师的Verilog数字系统设计教程（第四版）。我看了第9章例9.4，想做一下这个实验。建立了工程，Verilog文件编译成功。又生成了仿真文件。结果一仿真
2023-03-21 14:15
刚刚学习verilog，夏宇闻的《verilog数字系统设计教程（第三版）》中，P143中图10.3，乘法器延时为1个与
2014-10-10 23:04
请教高手指点，新手学习，之前就看过单个模块的设计综合及仿真，刚开始接触大型点的综合设计，请教大侠，不胜感激，谢谢！按照夏闻宇课本的设计资料进行验证结果在综合时遇到这类问题Error (10149
2014-09-09 10:09
夏宇闻翻译verilog，cla_multiplier #(a0_width, a1_width) m0 (product, a0, a
2012-03-12 16:55
发现夏宇闻那本verilog HDL编程规范看起来很费劲啊，有些地方看不懂，求大神指教该怎么学习verilog，或者有没有一些好一点的例题供我学习？
2013-09-17 09:15
我买了夏宇闻老师的书《Verilog 数字系统设计教程》第四版。我正在看第10章第五节，有个例子，在第148页代码：module SampleOfBus(DataBus,link_bus,write
2023-03-23 12:26
，不多说，看附件北航夏宇闻verilog讲稿ppt.rar (502.27 KB )Nios II 教程.rar (16.12 MB )《EDA技术与Verilog H
2019-05-09 06:35
在做夏宇闻教材《从算法设计到硬线逻辑的实现》中第十章练习6-在Verilog HDL中使用函数按原文编译总是出错，将[3:0]中的3改为大于3的值就没错了，如[4:0].为什么呢？
2013-11-06 14:14
(wire)上面的2道题是夏宇闻verilog教材里的练习题，我做完后没有一道是全部答对的。 说明我还没有掌握这个知识点。 对于标准答案 百思不得其解，说不出规律和为什么，上网查了一些关于
2017-01-06 17:20
