本文首先介绍了verilog的概念和发展历史，其次介绍了verilog的特征与Verilog的逻辑门级描述，最后介绍了Verilog晶体管级描述与
2018-05-14 14:22
Verilog 与 VHDL 比较 1. 语法和风格 Verilog ：Verilog 的语法更接近于 C 语言，对于有 C 语言背景的工程师来说，学习曲线较平缓。它支
2024-12-17 09:44
摘 要：针对当前夏比摆锤冲击试验中夏比试样摆放方式具有一定危险性，且摆放位置精度易受影响问题，提出一种改进 LSD的夏比试样工位点定位方法。首先对采集到的夏比试样图像进行预处理操作，基于预处理后
2022-09-29 11:28
Verilog测试平台设计方法是Verilog FPGA开发中的重要环节，它用于验证Verilog设计的正确性和性能。以下是一个详细的Verilog测试平台设计方法及
2024-12-17 09:50
Verilog与ASIC设计的关系 Verilog作为一种硬件描述语言（HDL），在ASIC设计中扮演着至关重要的角色。ASIC（Application Specific Integrated
2024-12-17 09:52
关于Verilog语言的官方标准全称是《IEEE Std 1364-2001：IEEE Standard Verilog® Hardware Description Language》。其中包括27章以及8个附录，真正对于电路设计有用的内容大约
2018-07-06 09:59
Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。
2017-02-11 16:57
介绍几种自动生成verilog代码的方法。
2024-11-05 11:45
Verilog模块之间的连接是通过模块端口进行的。 为了给组成设计的各个模块定义端口，我们必须对期望的硬件设计有一个详细的认识。 不幸的是，在设计的早期，我们很难把握设计的细节。 而且，一旦模块
2023-06-12 10:05
“ 本文主要分享了在Verilog设计过程中一些经验与知识点，主要包括Verilog仿真时常用的系统任务、双向端口的使用（inout)、边沿检测”
2022-03-15 13:34
