通过上一篇对Formal Verification有了基本的认识；本篇将通过一个简单的例子，感受一下Formal的“魅力”；目前Formal Tool主流的有Synopsys的VC Formal
2023-05-25 17:29
在《Reuse methodology manual》第五章，主要收集了一些HDL代码的规范和指导。遵照这些规范或者指导的目的是让你的代码更加的具有可读性、可修改性、可重用；这个应该是所有语言所追求的；而针对HDL代码，还要使代码适合综合和仿真。
2017-02-11 13:23
UFDM建议正确的HDL coding风格来满足目标器件，讨论时序约束和时序收敛。正确的IO约束，IO管脚分配和布局，物理约束，并提供了满足时序收敛的技巧和让FPGA工作快速稳定的方法。
2018-06-27 09:50
人脸辨识的核心问题，不管是人脸确认(face verification)或是人脸识别(face identification)，都必须在人脸上取出具有「辨别度」的特征值。
2018-07-19 15:33
双击【Xilinx Core Generator】，打开现有的IP核工程项目或者创建一个新的IP核工程。【View by function】→【Debug & Verification】→【ChipScope Pro】
2017-02-11 07:15
赛灵思 AXI Verification IP (AXI VIP) 是支持用户对 AXI4 和 AXI4-Lite 进行仿真的 IP。它还可作为 AXI Protocol Checker 来使用。
2022-07-08 09:24
形式验证工具（Formal Verification Tool）是通过数学逻辑的算法来判断硬件设计的功能是否正确，通常有等价性检查（Equivalence Checking）和属性检查（Property Checking）两种方法。
2022-08-25 14:35
初始设计检查流程如下图所示。对象是综合后或opt_design阶段生成的dcp。会依次执行三个命令（图中红色标记），生成三个报告：FailFast报告、时序报告和UFDM（UltraFast Design Methodology）报告。
2018-10-12 11:19
在 AXI 基础第 2 讲 一文中，曾提到赛灵思 Verification IP (AXI VIP) 可用作为 AXI 协议检查工具。在本次第4讲中，我们将来了解下如何使用它在 AXI4 (Full) 主接口中执行验证（和查找错误）。
2022-07-08 09:31
Cadence Design Systems, Inc. 和中芯国际，11月共同宣布将 Cadence 公司的射频设计方案 (Radio Frequency Design Methodology
2017-12-13 14:21
