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VHDL是超高速集成电路硬件描述语言 （Very High speed Integrated Circuit Hardware Description Language）的英文缩写。语法和风格： （1）类似与现代高级编程语言，如C语言。 （2）
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VHDL与verilog 的比较1vhdl语法要求严格 如赋值的数据类型必须一致， 左边为整数，右边必须也为整数， 左边为矢量右边必须也为矢量左右的数据的 位宽必须也一致，例如： library
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vhdl基础实例源代码，感兴趣的小伙伴们可以瞧一瞧。
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