这篇文章在开发者分享｜AMD Vitis HLS 系列 1 - AMD Vivado IP 流程（Vitis 传统 IDE） 的基础上撰写，但使用的是 AMD Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。
2025-06-20 10:06
您将在这篇博客中了解系统设备树 (SDT) 以及如何在 AMD Vitis Unified IDE 中使用 SDT 维护来自 XSA 的硬件元数据。本文还讲述了如何对 SDT 进行操作，以便在 Vitis Unified IDE 中实现更灵活的使用场景。
2025-11-18 11:13
Vivado IP 流程（Vitis Unified），在这篇 AMD Vitis HLS 系列 3 中，我们将介绍如何使用 Unified IDE 创建 HLS 组件。这里采用“自下而上”的流程，从 HLS
2025-07-02 10:55
在本篇文章我们将学习如何在 AMD Vitis Unified 2024.2 中连接到 QEMU。 这是本系列的第 2 篇博文。要了解如何设置和使用 QEMU + 协同仿真，请参阅开发者分享｜在 AMD Versal 自适应 SoC 上使用简单的 QEMU + 协同仿真示例。
2025-08-06 17:24
现在的FPGA算法的实现有下面几种方法： 1. Verilog/VHDL 语言的开发 ; 2. system Generator; 3. ImpulsC 编译器实现从 C代码到 HDL 语言； 4.
2017-11-17 14:29
system generator是xilinx公司的系统级建模工具，它是扩展mathworks公司的MATLAB下面的simulink平台，添加了XILINX FPGA专用的一些模块。加速简化了FPGA的DSP系统级硬件设计。
2017-02-11 19:21
System Generator是Xilinx公司进行数字信号处理开发的一种设计工具，它通过将Xilinx开发的一些模块嵌入到Simulink的库中，可以在Simulink中进行定点仿真，可是设置
2017-02-11 11:53
前一阵一直在忙，所以没有来得及写博文。弄完杂七杂八的事情，又继续FPGA的研究。使用Verilog HDL语言和原理图输入来完成FPGA设计的方法都试验过了，更高级的还有基于System Generator和基于EDK/Microblaze的方法。
2017-02-11 03:10
本文是Speos Sensor System（SSS）的使用指南，这是一个强大的解决方案，用于camera sensor模拟结果的后处理。本文的目的是通过一个例子来理解如何正确使用SSS。当然本文描述的分析步骤适合任何案例。
2023-12-03 09:49
今天我们要介绍的GUI上的按键是Design Browser，严格来说，Design Browser是一个工具，它可以很直观地把netlist中的连接关系显示出来。Design Browser中都是逻辑的东西，不含p
2020-05-19 16:55
