现在的FPGA算法的实现有下面几种方法： 1. Verilog/VHDL 语言的开发 ; 2. system Generator; 3. ImpulsC 编译器实现从 C代码到 HDL 语言； 4.
2017-11-17 14:29
system generator是xilinx公司的系统级建模工具，它是扩展mathworks公司的MATLAB下面的simulink平台，添加了XILINX FPGA专用的一些模块。加速简化了FPGA的DSP系统级硬件设计。
2017-02-11 19:21
System Generator是Xilinx公司进行数字信号处理开发的一种设计工具，它通过将Xilinx开发的一些模块嵌入到Simulink的库中，可以在Simulink中进行定点仿真，可是设置
2017-02-11 11:53
前一阵一直在忙，所以没有来得及写博文。弄完杂七杂八的事情，又继续FPGA的研究。使用Verilog HDL语言和原理图输入来完成FPGA设计的方法都试验过了，更高级的还有基于System Generator和基于EDK/Microblaze的方法。
2017-02-11 03:10
本文是Speos Sensor System（SSS）的使用指南，这是一个强大的解决方案，用于camera sensor模拟结果的后处理。本文的目的是通过一个例子来理解如何正确使用SSS。当然本文描述的分析步骤适合任何案例。
2023-12-03 09:49
今天我们要介绍的GUI上的按键是Design Browser，严格来说，Design Browser是一个工具，它可以很直观地把netlist中的连接关系显示出来。Design Browser中都是逻辑的东西，不含p
2020-05-19 16:55
Material You 是下一代 Material Design 的发展方向，也是一种全新的设计愿景: 方便您打造个性化的样式设计、满足各种需求并自适应各种屏幕;Jetpack Compose 是用于构建原生 Android 界面的新款现代工具包，可以帮助您更快地构建更出色的应用。
2022-03-11 10:24
在Vivado FlowNavigator中有一个Elaborated Design，如下图所示，属于RTL Analysis这一步对应的设计。可能很多工程师都没有使用到，而实际上对于代码优化，它是很有帮助的。
2020-10-21 10:56
采用System Verilog语言设计了一种具有层次化结构的可重用验证平台，该平台能够产生各种随机、定向、错误测试向量，并提供功能覆盖率计算。将验证平台在Synopsys公司的VCS仿真工具上运行
2018-01-12 11:28
本文档涵盖了如何驱动 AMD Vivado Design Suite 来分析和改善您的设计。
2025-02-19 11:22
