在UVM中，Testcase是一个类，它封装了测试用例开发者编写的特定激励序列。
2023-06-15 09:41
在运行uvm代码生成器后，我们现在可以开始运行仿真。同样，我们将命令行放入脚本文件中
2023-05-19 09:18
在testcase里驱动interface，当代码越来越多，需要考虑把环境拆分成多个小的环境，便于修改和维护。
2023-06-15 10:54
话说螺蛳壳里做道场，UVM推出这么多年以来每年DVCon会议上总还是有人分享他们基于UVM package做的一些改动，使其能够更适合项目的要求。
2023-04-13 18:13
随着半导体技术的快速发展，集成电路芯片的复杂度日益增加，芯片设计中的验证工作变得越来越重要。验证的目的是确保芯片在各种工况下的功能正确性和性能稳定性。在这个过程中，testcase（测试用例）扮演着关键角色。本文将简要介绍 testcase 的基本概念、设计方法和
2023-09-09 09:32
第一句话是设置uvm环境变量，指定uvm的dpi位置。 第二句话是创建work工作目录。 第三句话是编译源文件，并且通过-L指定几个编译库。 第三句是执行仿真，调用uvm库
2020-12-01 11:25
SystemVerilog通用验证方法（UVM）是一种生成测试和检查结果以进行功能验证的有效方法，最适合用于块级IC或FPGA或其他“小型”系统。在UVM测试台中，大多数活动是通过编写序列来生
2021-04-09 16:09
driver应该派生自uvm_driver，而uvm_driver派生自uvm_component。
2023-05-26 14:38
本次讲一下UVM中的uvm_config_db，在UVM中提供了一个内部数据库，可以在其中存储给定名称下的值，之后可以由其它TB组件去检索。
2023-06-20 17:28
nohup命令用于运行程序或者命令，并忽略所有中断信号SIGHUP。SIGHUP是当前控制终端关闭时发送到进程的信号。
2022-12-05 16:25
