Mentor Graphics 公司（纳斯达克代码：MENT）为 Verification Academy 增加全新的 SystemVerilog 课程和模式库以帮助验证工程师提高专业技能、生产率及设计质量。
2016-08-10 11:20
Language，硬件描述语言），而SystemVerilog则是HDVL（Hardware Design and Verification Language，硬件设计与验证语言）。由此可见，SystemVerilog
2023-10-19 11:19
通过上一篇对Formal Verification有了基本的认识；本篇将通过一个简单的例子，感受一下Formal的“魅力”；目前Formal Tool主流的有Synopsys的VC Formal
2023-05-25 17:29
SystemVerilog“struct”表示相同或不同数据类型的集合。
2022-11-07 10:18
SystemVerilog中的句柄赋值和对象复制的概念是有区别的。
2022-11-21 10:32
SystemVerilog中多态能够工作的前提是父类中的方法被声明为virtual的。
2022-11-28 11:12
上一篇文章《暗藏玄机的SV随机化》介绍了SystemVerilog的各种随机化方法，本文将在其基础上引入SystemVerilog的随机约束方法（constraints）。通过使用随机约束，我们可以将随机限制在一定的空间内，有针对性地提高功能覆盖率。
2023-09-24 12:15
event是SystemVerilog语言中的一个强大特性，可以支持多个并发进程之间的同步。
2022-10-17 10:21
SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了 C语言 数据类型、结构、压缩和非
2022-12-08 10:35
SystemVerilog casting意味着将一种数据类型转换为另一种数据类型。在将一个变量赋值给另一个变量时，SystemVerilog要求这两个变量具有相同的数据类型。
2022-10-17 14:35
