，基于SystemVerilog的验证方法学快速发展，由此可见，数字验证工程师必须掌握SystemVerilog。启芯学堂QQ群： 275855756第一讲： Design Under Verification第二讲
2013-06-10 09:25
on design language Verilog/VHDL Good knowledge on SystemVerilog, and verification methodology OVM/UVM Good
2012-04-05 23:26
systemverilog的一些基本语法以及和verilog语言之间的区别。
2015-04-01 14:24
SystemVerilog有哪些标准？
2021-06-21 08:09
在某大型科技公司的招聘网站上看到招聘逻辑硬件工程师需要掌握SystemVerilog语言，感觉SystemVerilog语言是用于ASIC验证的，那么做FPGA工程师有没有必要掌握SystemVerilog语言呢？
2017-08-02 20:30
大家好，我对一个 round robin 的 systemverilog 代码有疑惑。https://www.edaplayground.com/x/2TzD代码第49和54行是怎么解析呢 ？
2017-03-14 19:16
官方的一个systemverilog详解，很详细。推荐给打算往IC方面发展的朋友。
2014-06-02 09:30
SystemVerilog 的VMM 验证方法学教程教材包含大量经典的VMM源代码，可以实际操作练习的例子，更是ic从业人员的绝佳学习资料。SystemVerilog 的VMM 验证方法学教程教材[hide][/hide]
2012-01-11 11:21
NVIDIA is now looking for Soc Verification Engineer. If you are interested in it, pls feel free
2012-08-20 18:35
AMD超威半导体上海研发中心招聘 ASIC Design Verification Engineer；请有意向者将简历发送到 Maggie1.Zhang@amd.com 以及
2017-03-13 16:47
