SystemVerilog“struct”表示相同或不同数据类型的集合。
2022-11-07 10:18
SystemVerilog中的句柄赋值和对象复制的概念是有区别的。
2022-11-21 10:32
上一篇文章《暗藏玄机的SV随机化》介绍了SystemVerilog的各种随机化方法，本文将在其基础上引入SystemVerilog的随机约束方法（constraints）。通过使用随机约束，我们可以将随机限制在一定的空间内，有针对性地提高功能覆盖率。
2023-09-24 12:15
event是SystemVerilog语言中的一个强大特性，可以支持多个并发进程之间的同步。
2022-10-17 10:21
谈到SystemVerilog，很多工程师都认为SystemVerilog仅仅是一门验证语言，事实上不只如此。传统的Verilog和VHDL被称为HDL（Hardware Description
2023-10-19 11:19
SystemVerilog casting意味着将一种数据类型转换为另一种数据类型。在将一个变量赋值给另一个变量时，SystemVerilog要求这两个变量具有相同的数据类型。
2022-10-17 14:35
本文分享一些SystemVerilog的coding guideline。
2023-11-22 09:17
SystemVerilog提供了几个内置方法来支持数组搜索、排序等功能。
2022-10-31 10:10
SystemVerilog packages提供了对于许多不同数据类型的封装，包括变量、task、function、assertion等等，以至于可以在多个module中共享。
2022-11-07 09:44
SystemVerilog中Semaphore（旗语）是一个多个进程之间同步的机制之一，这里需要同步的原因是这多个进程共享某些资源。
2022-12-12 09:50
