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    2009-07-23 10:18

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    2020-02-22 14:47

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    2020-01-02 20:00

  • FPGA实现异步FIFO(笔记:代码和框图都来自simulation and synthesis techniques for asynchronous FIFO design这篇文章)

    框图如下:顶层模块:module fifo1 #(parameter DSIZE=8,parameter ASIZE=4)(output [DSIZE-1:0] rdata,, outputwfull, outputrempty, input[DSIZE-1:0]wdata, inputwinc,wclk,wrst_n, inputrinc,rclk,rrst_n);wire [ASIZE-1:0] waddr,raddr;wire [ASIZE:0] wptr,rptr,wq2_rptr,rq2_wptr;sync_r2w sync_r2w(.wq2_rptr(wq2_rptr), .rptr(rptr),.wclk(wclk),.wrst_n(wrst_n));sync_w2r sync_w2r(.rq2_wptr(rq2_wptr), .wptr(wptr),.rclk(rclk),.rrst_n(rrst_n));fifomem #(DSIZE,ASIZE) fifomem(.rdata(rdata), .wdata(wdata), .waddr(waddr), .raddr(raddr), .wclken(winc), .wfull(wfull), .wclk(wclk));rptr_empty #(ASIZE) rptr_empty(.rempty(rempty), .raddr(raddr), .rptr(rptr), .rq2_wptr(rq2_wptr), .rinc(rinc), .rclk(rclk), .rrst_n(rrst_n));wptr_full #(ASIZE) wptr_full(.wfull(wfull), .waddr(waddr), .wptr(wptr), .wq2_rptr(wq2_rptr), .winc(winc), .wclk(wclk), .wrst_n(wrst_n));endmodulemodule fifomem #(parameter DSIZE = 8,parameter ASIZE = 4)(output [DSIZE-1:0] rdata, input [DSIZE-1:0] wdata, input [ASIZE-1:0] waddr,raddr, inputwclken,wfull,wclk);localparam DEPTH = 1

    2016-04-12 10:53

  • DDS(Direct Digital frequency Synthesis)即直接数字频率合成器 精选资料分享

    随着科学技术的日新月异的发展,各种各样的电子产品也正在逐步向着高精尖技术方向发展。电子技术广泛的应用于工业、农业、交通运输、航空航天、国防建设等国民经济的诸多领域中,数字电子技术已经渗透到了人们生活的各个层面,信号发生器是一种常用的信号源,广泛应用于电子电路、自动控制和科学试验等领域。它是一种为电子测量和计量工作提供符合严格技术要求的电信号设备。因此,信号发生器和示波器、电压表、频率计等仪器一样是最普通、最基本的,也是应用最广泛的电子仪器之一,几乎所有的电参量的测量都需要用到信号发生器。从宏观上测量仪器...

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