我输入125兆时钟给FPGA，经过FPGA内部的PLL产生300兆的时钟给FPGA内部的DDR3控制硬核，但是现在发现对外部ddr3的读写数据不稳定。请问各位专家，ddr3的时钟频率稳定度需要多少PPM以内？对输入时
2018-05-10 15:42
电子技术应用频率合成技术是现代通信的重要组成部分，它是将一个高稳定度和高准确度的基准频率经过四则运算，产生同样稳定度和准
2019-07-30 07:55
我用AD9883对视频进行A/D转换，VGA信号的帧频为75HZ，分辨率为800*600。我按照pll divider的计算公式算得分频系数为1056，VCO RANGE 和CHARGE PUNMP CURRENT的值也按参考的值写入。但是发现得到的HSOUT和DCLK不
2018-11-27 09:16
如何利用正弦波产生技术实现小于0.003%失真和0.1幅度稳定度？
2021-04-22 06:06
PLL(锁相环)电路原理是什么？
2022-01-21 07:03
在网上看到Harvey Weinberg(ADI MEMS感测器技术部门应用工程事业群主管) 的一篇文章，里面提到了偏压稳定度，而在MEMS陀螺仪的技术手册中看到的技术参数有零偏稳定性，研究了这两个概念，相似
2018-08-07 07:02
想做一个高精度时间系统，工作频率为2.4G。对于长期稳定性要求不是特别高，但是对短稳要求很高，需要达到1*10-9/1秒级别，那么对于晶振和PLL有些要求？你们的产品适合我这个系统的有哪些能达到这个精度要求。
2018-12-11 11:34
你好， 我很难在 pll2 上为 stm32mp157 设置 DDR 时钟。 时钟已使用 CubeMX 配置为 528MHz。我根据数据表/参考手册检查了 DeviceTree 中 pll
2022-12-27 09:06
详情：在stm32f303vet参考手册（rev 8）图14中，如果选择HSE作为源，PLL源默认为HSE。在第 140 页位 Bits16:15 中，它表示默认值为 HSE/2 等等。这一点很重要，因为不同的 stm32
2022-12-12 08:24
(STM32F429_439xx) || defined (STM32F401xx)/* PLL_VCO = (HSE_VALUE or HSI_VALUE / PLL
2019-04-21 14:52
