想问一下什么情况下需要加上下拉电阻？为什么需要加上下拉电阻？
2021-03-06 06:31
原理图设计中很多要用到上下拉的，但是要如何判断是否需要？又如何判断是上拉还是下拉呢？
2018-12-18 16:14
安路CPLD的IO上下拉的阻值范围？
2023-08-11 07:25
IO口输出时需要上拉或下拉吗？ 输出时的上下位有什么意义？
2023-10-28 07:40
not bonded to a package pin). 也就是说，可以对unused pins进行配置上下拉。因为芯片上电后IO默认三态下拉，我想现在将部分IO改为三态上拉。 2：试了很久，发现在Diamond软件中
2024-08-23 12:57
在学习以及电路设计中对上下拉电阻一直很模糊，我感觉这也是大家共同的问题，希望原子哥能结合具体电路图给大家讲解一下，谢谢
2019-09-12 04:36
输入输出要加上下拉电阻吗？
2024-01-03 06:28
已知上下拉电阻，怎么计算出AD值，下拉电阻是10k，上拉接NTC
2018-07-18 14:39
芯片数据手册中有说明支持在配置为输入时可以选择内部上拉或者下拉，CNFy 位配置0b10时，配置为带有上下拉的输入模式，那么怎么配置上拉还是下拉？ 谢谢。另外从GPIO的功能框图上看，
2022-05-18 07:24
当Vccio=3. 3V时, 对于输入脚, 它兼容TTL, CMOS电平；对输出脚, 它是否也兼容TTL和CMOS电平？对CMOS电平, 是否需要用OpenDrain 加上下拉电阻来实现？
2019-09-03 05:55
