本人最近用verilog代码写了一个DDS正弦波发生器，RTL仿真波形正确，但门级仿真出现毛刺，不知道该如何去掉这些毛刺？我用的是quartus ii 15.0，一开始
2015-08-08 22:57
在verilog中比较器比较的值是999999，但在RTL Viewer中比较器的值为上图。在verilog中加法器的值是1；但在RTL Viewer中比较器的值为上图。为什么verilog中的值跟RTL Viewe
2017-02-18 23:54
`刚刚本科毕业，假期导师要求做一个设计。实验室没有做过FPGA的学长只好问网上的各位了。写好的FPGA代码进行RTL仿真波形是符合要求的，如下图。但是做门级仿真的时候，
2016-08-06 12:12
网表仿真与RTL仿真相比有何优势？“线与”逻辑是什么？
2021-11-04 06:23
RTL设计完毕之后，如何来验证设计的正确性？UPF低功耗设计能否在RTL仿真中实现呢？
2021-06-18 08:21
用VCS仿真没问题，用vivado仿真时添加rtl时就出现错误； 出错在rtl里断言语法上（assert property），这会导致编译不通过；该如何解决？
2023-08-16 07:47
一个简单的计数器代码，如下，因为没有采用reset输入信号进行复位，所以在rtl仿真时，无法确定cnt的初始值(仿真图上可以看到红色波形)，请教大家有没解决方法？工程为
2022-02-04 11:19
RTL8762AK用ARM仿真器怎么连接？要不要接RESET
2023-11-01 07:18
为什么quartus综合没有报错而modelsim rtl仿真就报错了
2015-09-24 11:02
对象。@ E [SIM-4] *** C / RTL协同仿真完成：FAIL ***命令'ap_source'返回错误码你能告诉我怎么解决这个问题？谢谢，ZR以上来自于谷歌翻译以下为原文Hello, I
2018-10-29 11:49
