AMD上海研发中心热招Senior /MTS/SMTS Engineer of Physical Design，请感兴趣的候选人把 简历以附件形式发送到Maggie1.Zhang@amd.com
2017-06-06 17:46
2022.04-00005-g8812d8f3da-dirty (May 09 2023 - 15:16:40 +0200) DDRINFO: start DRAM init DDRINFO: DRAM rate 3200 MTS DRAM
2023-06-08 06:02
很着急！两个控制器的型号均是KDC101（Thorlabs的产品），每个控制器控制一个一维的位移台（型号是MTS25-Z8，也是Thorlabs的产品），现将这两个一维平台组装成XZ方向上的二维平台
2017-06-30 12:20
Location：Shanghai Job Description: Senior/MTS BIOS Engineer in Shanghai PREFERRED EXPERIENCE: o MTS
2017-06-06 17:51
月 7 日 - 14:17:15 +0530）DDRINFO：启动 DRAM 初始化DDRINFO：DRAM 速率 4000MTS DDRINFO：ddrphy 校准完成DDRINFO：ddrmix
2023-04-14 07:31
DDRINFO: DRAM rate 3000MTS Training FAILED Re-training for 1GByte Samsung memory DDRINFO: start DRAM
2023-05-16 06:46
:23 +0000) [080929] ]] power_bd71837_init [080929]用于2400MTS DRAM PHY训练[080929]确认ddr4_pmu_train_imem代码
2021-12-31 07:48
DRAM init DDRINFO：DRAM 速率 2400MTS DDRINFO：ddrphy 校准完成DDRINFO：ddrmix 配置完成正常引导尝试从USB SDP g_dnl_register
2023-03-15 06:54
本帖最后由 一只耳朵怪 于 2018-6-20 11:23 编辑 1、大家好，如标题所述，我的一个C6657板子SRIO、PCIE、HyperLink这几个接口我都用不到，是不是这几路查分输入时钟我就可以不用接了？2、如上图所示DDRCLK最好输入多少M，内部使用最方便，请问我这个时钟配成62.5M可行，内部PLL能生成DDR正常使用的时钟吗？我想用一片CDCM61002，正好能生成一路100M查分时钟给CORECLK用，另一路62.5M给DDRCLK用，不知道这样可行？Come on, Let's go!
2018-06-20 06:53
2022.04-lf_v2022.04+g181859317b（2022 年 11 月 15 日 - 06:28 :05 +0000) DDRINFO: start DRAM init DDRINFO: DRAM rate 4000MTS
2023-04-19 08:41
