我需要用 Xilinx FPGA 与 AD7626 接口，之间有 CNV、CLK、DCO、D 四对 LVDS 信号，请问 FPGA 里应该采用怎样的 LVDS 电平标准
2023-12-08 07:24
我需要用 Xilinx FPGA 与 AD7626 接口，之间有 CNV、CLK、DCO、D 四对 LVDS 信号，请问 FPGA 里应该采用怎样的 LVDS 电平标准
2018-07-27 08:46
大家好，我是PCB板设计领域的入门级小白一枚，现为一片高速ADC设计评估板，该ADC是LVDS数据输出，但高电平只有1.65V,故弱弱的问一下大家这种输出属不属于1.8V的LVDS
2015-11-03 17:16
安路器件True LVDS 与Emulated LVDS 是否均可作为LVDS25 标准输入，最大输入频率是多少？
2023-08-11 10:21
大家好我正在使用Xilinx Spartan 3e芯片。我可以在严格的输入信号或严格的输出上使用LVDS。但有没有人知道如何编码verilog在双向信号上使用LVDS标准？非常感谢你花时间陪伴。以上
2019-01-08 10:17
初步设想是LVDS输出端AC耦合，HCSL输入端用端接电阻加偏置。目前HSCL的供电端是0.8V。想问一下这个电平转换电路具体怎么实现呢，还有LVDS的差分峰峰值是能够满足HCSL的输入要求的吧？
2021-08-19 14:50
中，它说：在I / O bank中有差分输入，如LVDS和LVDS_25是可以接受的除了那些输出所需的标称电压之外的电压电平标准（
2020-07-17 13:45
LVDS和LVDS_25 I / O标准缓冲器是否符合安全标准（我在UG471中没有看到任何参考，除了句子“7系列FPGA LV
2020-07-22 13:30
怎样进行CAN和LVDS信号的检测，思路是想用LED灯的点亮来检测信号的正常传输，怎样实现CAN信号电平驱动LED灯，用哪个片子比较好，有经验的大神们给点方案
2019-08-13 15:09
大家好假设我有一个IO信号Ain verilog设计。我想用它来使用差分信号标准LVDS。我是否必须在我的verilog代码中使用IOBUFDS？或者有一种更简单的方法，只需在ucf中将A设置为
2019-01-18 07:03
