IWR1642芯片的内部结构是怎样组成的？怎样去设计一种基于IWR1642芯片的板载天线呢？
2021-10-22 09:29
使用mmwave studio采集IWR1443+TSW1400的雷达数据时出现 [RadarAPI]: MatlabProc Status: Error Number: 1024 之前是好使的，隔了几个月就不好使了，出现了这个情况。怎么解决？
2024-11-26 07:03
最近在用ti的采数软件mmwavestudio，好几次了，端口连接都一切正常，数据线网线也没问题，但是第二步RS232 Connectivity Status一直显示连接失败，想问问是怎么回事？
2020-10-10 10:26
IWR1642中Cortex_R4通过Uniflash的串口烧录过程，因为方便操作需要，需要另外写上位机，如何通过上位机模拟Uniflash的串口烧写过程？本人有通过串口去抓uniflash工具烧
2019-09-19 17:09
正如我们用传感技术来测量个人的呼吸和心率，实际上城市也从同样的技术中受益。智能城市的一个关键要素是配备有传感器的智能交通系统，可监控城市的“健康” - 跟踪交通数据和停车计时以实施执法，红绿灯优先事项和事件管理
2019-08-13 08:37
-o configPkg -t ti.targets.elf.C674 -p ti.platforms.c6x:IWR68XX:false:600 -r release -c "E
2021-03-23 19:53
：AWR1x和IWR1x。全新毫米波传感器产品组合中的5款器件都具有小于4厘米的距离分辨率，距离精度低至小于50微米，范围达到300米。同时，功耗和电路板面积相应减少了50%。且看单芯片毫米波传感器如何抛弃锗硅工艺，步入CMOS时代？
2019-07-30 07:03
: Avalon slave signals iDATA, oDATA, iCMD, iRD_N, iWR_N, iCS_N, iRST_N, iCLK, iOSC_50, oINT
2013-04-14 20:18
您好专家，大师和社区成员，显然正在通过这个论坛显示到目前为止还没有人将Atlys VMODCam参考设计移植到Nexys 3，所以我想要求提供一个通用指南，让新手和中级用户不那么痛苦。在我的建议中，例如：1. Atlys参考设计使用某种类型的DDR2 RAM（由MIG生成的接口）来缓冲来自VMODCam的视频数据，是否可以按原样使用，但当然分别改变UCF文件中的引脚分配？或者Nexys 3的CellRAM / PCM / SPI RAM可以直接访问和连接？2. Atlys参考设计使用中央模块进行总时钟管理。它是如何工作和与单个模块交互的？它可以直接移植还是需要通过Clocking向导重新创建？在为Nexys3执行此步骤时要记住的任何约束或建议？3. Atlys参考设计使用DVI视频输出格式。并且由于Nexys 3不支持它，但是VGA然后在从内存帧缓冲区获取VGA输出时要考虑什么（如第1点所述）？4.还有其他建议和指导吗？祝大家早上好。 - 来自DE的问候以上来自于谷歌翻译以下为原文Hello Experts, Gurus and Community Members,As apparently going through this forum shows that nobody so far has succedded in porting the Atlys VMODCam reference design to Nexys 3, so I would like to request that a general guideline be provided for making such thing less painful for newbies and intermediate users.In my suggestion, for example:1. Atlys reference design uses a certain type of DDR2 RAM (it's interface generated by MIG) for buffering the video data from VMODCam, can it be used as it is, but of course changing the pin assignments in UCF file respectively? Or CellRAM/PCM/SPI RAM of Nexys 3 be accessed and interfaced with directly?2. Atlys reference design uses a central module for total clock managment. How is it working and interacting with individual modules? Can it be ported directly or it also needs to be re-created via Clocking wizard? Any constraints or suggestions to keep in mind while doing this step for Nexys3?3. Atlys reference design uses a DVI video output format. And since Nexys 3 has no support for it but VGA then what to consider while making the VGA output to be taken from the memory frame buffer (as mentioned in point 1.)? 4. Any other suggestions and guidlines? Have a great morning.--greetings from DE
2019-07-26 10:52
,iWR_N, iCS_N, iRST_N,iCLK,iOSC_50,oINT,//DM9000A Side: export signalsENET_DATA, ENET_CMD,ENET_RD_N
2013-04-16 17:21
