电子发烧友

你好，我正在尝试在XC6VLX240T中将IOBUFBS与双向IODELAYE1和IDDR以及ODDR一起用于特殊的DDR3应用程序。当我按照Virtex-6选择IO用户指南中所述连接四个基元时，我

2018-10-11 14:53

）,. RST（~rst_n）,. RDY（rdy））; IODELAYE1＃（。DELAY_SRC（“CLKIN”）,. HIGH_PERFORMANCE_MODE（“FALSE

2020-06-13 06:54

1个clk周期。（2 clk周期，3clk周期）第二延迟逻辑可以延迟31taps的时间我应该使用什么样的宏逻辑来使IODELAYE1产生更多延迟？

2020-06-13 20:06

是什么？1.为每个dq添加BUF？但是，BUF的信号会被延迟多少？2.将IODELAYE1添加到每个dqs？如果我有200MHz参考时钟，延迟会是什么？数据表显示“T_IDELAYRESOLUTION = 1 /（3

2020-06-08 09:09

嗨，我为Virtex-6实例化了一个IODELAYE1。我使用X_IODELAYE1.v和IODELAYE1.v进行模拟。两者都给出了相同的结果。IDELAY_TYPE是“VAR_LOADABLE

2020-06-13 08:47

（83M）边沿对齐的数据。为了将不断变化的数据锁存到FPGA中，我需要偏移dqs信号，使其与数据中心对齐。 问题是如何将dqs信号延迟3ns。由于Virtex-6器件中的IODELAYE1资源为31抽头

2019-03-29 14:03

我的SOC设计包含来自不同来源的多个内核（例如Coregen，外部供应商，内部设计），其中一些具有IODELAYE1块。设计不断发展，我们有几个变化。通常，当我添加或删除核心时，或者甚至当工具产生

2020-06-13 17:08

数量：0 0％ IDELAYCTRL的数量：0中的0 0％ IODELAYE1的数量：960中的0 0 0％ MMCM_ADV数量：12个中的2个16％ PCIE_2_0s数量：0 out of 2

2020-06-12 08:35