我想把1V（100MHz）的信号放大成100V（100MHz）的信号，请问我应该选什么型号的芯片？
2023-11-24 07:05
我用atf1508as，100mhz晶振，想产生一个高精度的pwm，，程序功能仿真能通过，下到片子上不行，，，同样的程序用40mhz的晶振就可以，换100mhz的就不行，，什么原因了？求帮助
2013-04-04 07:45
在使用同步从属FIFO写模式时，在100MHz下使用GPIF时，我遇到了一个问题。该方案如下：PCLK为100MHz，SLWR写入16KB到GPIF，并切换FIFO ADDR。但是在SLWR发送
2019-06-14 11:36
在使用同步从属FIFO写模式时，在100MHz下使用GPIF时，我遇到了一个问题。该方案如下：PCLK为100MHz，SLWR写入16KB到GPIF，并切换FIFO ADDR。但是在SLWR发送
2019-06-12 07:09
在使用同步从属FIFO写模式时，在100MHz下使用GPIF时，我遇到了一个问题。该方案如下：PCLK为100MHz，SLWR写入16KB到GPIF，并切换FIFO ADDR。但是在SLWR发送
2019-06-13 08:02
有没有用使能信号控制的时钟发生器芯片，当使能信号有效是开始产生上升沿，时钟频率要达到100MHz
2014-12-09 20:21
在使用同步从属FIFO写模式时，在100MHz下使用GPIF时，我遇到了一个问题。该方案如下：PCLK为100MHz，SLWR写入16KB到GPIF，并切换FIFO ADDR。但是在SLWR发送
2019-06-13 10:48
在100MHz，uP和视频在25MHz但180度。离开phaze（我认为这就是你所说的）。换句话说，uP时钟的上升沿将在视频时钟的下降沿同时发生。这样我就可以将两者之间的RAM时间分开，这样当uP的时钟很高
2019-05-13 13:34
你好，我想使用最高性能的PSoC 6。这意味着我想表现为PSOC 6与150 MHz的CM4和100MHz的CM0+。但是最大的速度是100MHz。当我从PLL选择150 MH
2018-11-07 17:03
我不太清楚OCLK想连接的是什么？说我运行200mhz DDR，CLK端口连接到oserde转发的200mhz clk，CLB反转，CLKDIV是我在fpga 100mhz的并行clk，OCLK与并行clk
2020-06-08 08:58
