有没有用使能信号控制的时钟发生器芯片，当使能信号有效是开始产生上升沿，时钟频率要达到100MHz
2014-12-09 20:21
在使用同步从属FIFO写模式时，在100MHz下使用GPIF时，我遇到了一个问题。该方案如下：PCLK为100MHz，SLWR写入16KB到GPIF，并切换FIFO ADDR。但是在SLWR发送
2019-06-12 07:09
在使用同步从属FIFO写模式时，在100MHz下使用GPIF时，我遇到了一个问题。该方案如下：PCLK为100MHz，SLWR写入16KB到GPIF，并切换FIFO ADDR。但是在SLWR发送
2019-06-13 10:48
我想把1V（100MHz）的信号放大成100V（100MHz）的信号，请问我应该选什么型号的芯片？
2023-11-24 07:05
我用atf1508as，100mhz晶振，想产生一个高精度的pwm，，程序功能仿真能通过，下到片子上不行，，，同样的程序用40mhz的晶振就可以，换100mhz的就不行，，什么原因了？求帮助
2013-04-04 07:45
在使用同步从属FIFO写模式时，在100MHz下使用GPIF时，我遇到了一个问题。该方案如下：PCLK为100MHz，SLWR写入16KB到GPIF，并切换FIFO ADDR。但是在SLWR发送
2019-06-14 11:36
在使用同步从属FIFO写模式时，在100MHz下使用GPIF时，我遇到了一个问题。该方案如下：PCLK为100MHz，SLWR写入16KB到GPIF，并切换FIFO ADDR。但是在SLWR发送
2019-06-13 08:02
嗨，我会延迟PWM带宽为100MHz，周期为2e-6秒（2微秒）。总延迟时间为1e-6秒。我将使用具有250 MHz或320 MHz时钟的FPGA来构建这样的移位寄存器：PWM输入为“数据输入
2019-02-14 11:29
我不太清楚OCLK想连接的是什么？说我运行200mhz DDR，CLK端口连接到oserde转发的200mhz clk，CLB反转，CLKDIV是我在fpga 100mhz的并行clk，OCLK与并行clk
2020-06-08 08:58
嗨，在我们的原理图设计中，我们将100MHz LVCOMS时钟连接到正MRCC引脚。那么我们与负MRCC引脚（NC或接地或带电容旁路）有什么关系。如果负极MRCC引脚保持未连接状态（NC），我们是否
2020-08-21 08:08
