我使用kintex-7 xc7k325tffg900-2配置显示器GTX rx（不带8b / 10解码），下面配置：线速为2.7 Gbps，参考时钟为135m，无编码，外部和内部数据宽度为20位
2020-07-28 10:40
大家好，我使用IP CORE向导生成了两个GTX收发器。GTX0的线速为3.0 Gbps，参考时钟为375.0 MHz。GTX1的线速为1.5 Gbps，参考时钟为375.0 Mhz，尽管我也试过
2020-06-19 09:03
大家好，我试图在我自己的基于Kintex 7（XC7K325t-ffg900-1）的FPGA平台上使用GTX收发器来启动XAUI应用程序。为了生成GTX核心，我使用了Core Generator
2020-07-19 09:01
（PC4-33000 4133MHz）磁盘：Intel Optane SSD 900p（480GB）显卡：EVGA GeForce GTX 1080Ti以上来自于谷歌翻译以下为原文I'm trying
2018-10-11 16:58
在画板子的时候，不慎将HP BANK34 接到了3.3V上，会不会引起GTX bank 118工作不正常啊，因为现在用例子程序测试光发射接收，发现无法稳出txusrclk_out来，看IO口示意图发现BANK 34离GTX BANK 很近，会不会是这个原因？
2017-04-20 22:55
您好，我正在使用Plan Ahead 14.7和Virtex6 xc6vlx240tff1759-2目标FPGA。我的设备中有一个PCIe内核，它使用了FPGA中可用的24个GTX通道。我有5个通信
2020-06-17 07:46
本文简单的介绍了GTX一些知识，不过从以上内容就可以大概知道GTX的底层是如何实现的，和上层的实现结构，其中的每一个部分都包含了很多的内容。
2021-05-24 06:20
生成了一个TX唯一的Aurora 8b10b内核（GTP），为Virtex7生成了一个仅限RX的Aurora 8b10b内核（GTX）。我的参考时钟是125MHz，而我的DRP / INIT时钟都是
2020-07-31 11:27
我用k7 325t配置一个显示端口GTX rx，我用一个黄金显示端口tx发送数据，我发现GTX rx cdrlock每1秒或2秒为0。GTX的哪个设置会影响rx cdrlodk？
2020-07-20 10:48
嗨，我想检查7系列设备XC7K325T-2FFG900是否支持PCIE PHY GEN3？谢谢，
2020-07-25 08:11
